專利名稱：Soi的可操作浮柵接觸的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及半導(dǎo)體器件領(lǐng)域。具體說，本發(fā)明涉及絕緣體上半導(dǎo)體(SOI)器件。更具體說，本發(fā)明涉及一種SOI器件的浮柵保護(hù)二極管結(jié)構(gòu)。
絕緣體上半導(dǎo)體(SOI)技術(shù)涉及高速MOS和CMOS電路。關(guān)于SOI，在絕緣體上淀積一薄層半導(dǎo)體材料，以降低半導(dǎo)體層和底層襯底材料間的電容耦合。
使CMOSFET柵充電，會使柵絕緣體質(zhì)量退化。一般情況下，半導(dǎo)體芯片上的電路至少包括一個保護(hù)元件。體CMOS中的一種普通方法是用可獲得的第一布線層或金屬層在FET柵和FET體之間接一個二極管。這是一種浮柵保護(hù)二極管(FGPD)。FGPD與FET源和漏電隔離，在體CMOS中需要較小的面積，例如一個單獨的接觸。
在后序工藝期間累積于FET柵的電荷將通過FGPD而不通過FET絕緣體釋放到FET體中?？梢员苊鈱^緣體的損傷。
然而，對于絕緣體上硅(SOI)結(jié)構(gòu)來說本來就不能夠在與FET源和漏電隔離的FET柵和體間形成二極管。
本發(fā)明通過提供一種利用絕緣體上硅半導(dǎo)體器件結(jié)構(gòu)的FET結(jié)構(gòu)，提供一種解決這些和其它問題的方案。該結(jié)構(gòu)包括絕緣體上硅襯底結(jié)構(gòu)。源和漏擴(kuò)散區(qū)設(shè)置在絕緣體上硅襯底上。FET體區(qū)與源和漏擴(kuò)散區(qū)互連。柵氧化區(qū)設(shè)置于體區(qū)及源和漏擴(kuò)散區(qū)的至少一部分上。柵區(qū)設(shè)置于柵氧化區(qū)的至少一部分上。二極管與柵區(qū)和FET體區(qū)互連，并在兩者之間提供導(dǎo)電通道。該二極管與FET源和漏區(qū)及反型溝道通過高閾值FET區(qū)電隔離。
本發(fā)明的方案還提供一種形成包括絕緣體上硅半導(dǎo)體結(jié)構(gòu)上的二極管的FET結(jié)構(gòu)的方法。
從以下詳細(xì)介紹中，所屬領(lǐng)域的技術(shù)人員容易明白本發(fā)明的其它目的和優(yōu)點，以下介紹以實現(xiàn)本發(fā)明所用的最佳模式為例，只簡單展示和描述了本發(fā)明的優(yōu)選實施例。應(yīng)認(rèn)識到本發(fā)明具有其它和不同的實施例，其數(shù)個細(xì)節(jié)可以改形為各不同的細(xì)節(jié)而不背離本發(fā)明。因此，各附圖和介紹自然只是例示，而不構(gòu)成限制。
結(jié)合各附圖考慮，可以更清楚地理解本發(fā)明的上述目的和優(yōu)點，其中

圖1是根據(jù)本發(fā)明一個實施例利用絕緣體上硅半導(dǎo)體器件結(jié)構(gòu)的FET結(jié)構(gòu)的俯視圖；圖2是沿線A-B取的圖1所示本發(fā)明實施例的剖面圖；圖3是根據(jù)本發(fā)明一個實施例采用絕緣體上硅半導(dǎo)體器件結(jié)構(gòu)的FET結(jié)構(gòu)的示意圖；及圖4a-e是沿圖中線A-B取的根據(jù)本發(fā)明一個實施例的方法的各階段期間結(jié)構(gòu)的剖面圖，所說方法形成采用絕緣體上硅半導(dǎo)體器件結(jié)構(gòu)的FET結(jié)構(gòu)。
制造和工作期間，會使半導(dǎo)體器件充電和施加有關(guān)影響。例如，可能在用于形成金屬布線的反應(yīng)離子腐蝕工藝期間，使CMOS FET柵帶電。這種帶電可能會使柵絕緣體可靠性退化。
在體CMOS中解決靜電帶電的一般方法是用第一金屬連接FET柵與二極管。這種二極管可以稱為浮柵保護(hù)二極管。保護(hù)二極管提供在后序工藝中柵放電到芯片本體或體的路徑，從而提高可靠性。
在體CMOS中，保護(hù)二極管需要較小面積，例如一個單獨的接觸。然而，在SOI器件中，既便可以形成與FET的源和漏電隔離的FET的柵和體間的保護(hù)二極管，但形成這種二極管也很難。本發(fā)明提供一種在SOI器件中形成保護(hù)二極管的結(jié)構(gòu)和技術(shù)。通過這樣做，本發(fā)明提供一種保護(hù)器件不受過度充電影響的結(jié)構(gòu)。本發(fā)明展現(xiàn)出如何通過簡單但非常規(guī)的布局技術(shù)形成密集的絕緣體上硅浮柵保護(hù)二極管(SOIFGPD)。
根據(jù)本發(fā)明，SOI FET的RX布局可以改為能夠形成通過局部互連或第一布線金屬與FET柵接觸的SOIFGPD。SOI FET的RX區(qū)限定不形成CMOS場隔離的區(qū)域。場隔離可以通過例如淺溝槽隔離(STI)或硅局部氧化(LOCOS)等標(biāo)準(zhǔn)CMOS制造技術(shù)形成。這種改變的結(jié)果是特別相對于體保護(hù)二極管來說不明顯地加到器件區(qū)域的SOI浮柵保護(hù)二極管(SOIFGPD)。結(jié)果得到致密且柵電容最小的SOIFGPD。
如上所述，本發(fā)明提供一種SOI器件的浮柵保護(hù)二極管結(jié)構(gòu)。如此一來，本發(fā)明提供一種結(jié)構(gòu)，用于保護(hù)絕緣體上硅MOSFET的柵氧化物。通過這樣做，本發(fā)明提供一種從SOI MOSFET的柵到體的導(dǎo)電通道。于是本發(fā)明的結(jié)構(gòu)保護(hù)柵不受特別是制造工藝期間帶電的影響。本發(fā)明提供的導(dǎo)電通道是阻擋二極管，在標(biāo)準(zhǔn)MOSFET開關(guān)操作期間，阻擋到SOI MOSFET體的傳導(dǎo)。
一般情況下，根據(jù)本發(fā)明的結(jié)構(gòu)采用SOI FET器件。因此，本發(fā)明包括其中具有介質(zhì)層的襯底。襯底內(nèi)介質(zhì)層上形成有多個FET。每個FET包括襯底中的第一摻雜劑類型的第一擴(kuò)散區(qū)。柵區(qū)疊于擴(kuò)散區(qū)之上。多個接觸區(qū)置于第一摻雜劑類型的襯底中。每個接觸區(qū)與一個FET有關(guān)。
根據(jù)本發(fā)明的結(jié)構(gòu)還包括延伸到襯底中至少向下到達(dá)使FET和FET的接觸區(qū)彼此隔離的介質(zhì)層的介質(zhì)區(qū)。
導(dǎo)電通道設(shè)于每個FET的柵區(qū)和有關(guān)接觸區(qū)之間。如上所述，導(dǎo)電通道實際上是本發(fā)明的關(guān)鍵。這樣一來，導(dǎo)電通道可以包括保護(hù)FET不受靜電放電影響的保護(hù)二極管。該二極管與FET源和漏區(qū)及FET反型溝道電隔離。該隔離可由高閾值FET區(qū)完成。
圖1提供了本發(fā)明結(jié)構(gòu)的一個實施例的俯視圖。如圖1和2所示，本發(fā)明可以包括沿FET一側(cè)在疊于場隔離6上的FET柵區(qū)3之下和之外延伸的RX擴(kuò)展區(qū)或薄片(tab)20。在FET柵區(qū)3外延伸的RX區(qū)構(gòu)成到直接位于柵下的FET體7的二極管9。
圖2展示了每個區(qū)的摻雜類型。圖1和2還示出了FET的源和漏區(qū)8。圖1和2所示的FET可以由場隔離區(qū)6與相鄰FET隔離。
圖1和2所示的本發(fā)明的實施例形成于絕緣體上硅襯底結(jié)構(gòu)上。絕緣體上硅襯底結(jié)構(gòu)包括硅襯底1和電絕緣材料構(gòu)成的隔離區(qū)2。隔離區(qū)2可由氧化物構(gòu)成。
二極管可以利用局部互連5與FET柵連接，構(gòu)成密集SOIFGPD。二極管-柵連接還可以利用任何標(biāo)準(zhǔn)CMOS接觸布線工藝形成。
甚至在電壓加于包括導(dǎo)電源-漏反型溝道的FET柵上時，SOIFGPD一般也能與FET源/漏區(qū)8電隔離。SOIFGPD與FET源/漏區(qū)的電隔離可以通過局部提高FET柵下RX薄片擴(kuò)展區(qū)中的FET閾值電壓實現(xiàn)。表現(xiàn)出閾值電壓提高的該區(qū)與圖1和2所示實施例中的厚氧化物4a和高閾值電壓(高Vt)阱區(qū)4b等同?？梢杂醚诒胃遃t阱注入和/或雙柵氧化工藝來顯著提高該區(qū)的閾值，以將SOIFGPD與源/漏區(qū)隔離。
如上所述，圖2展示了沿線A-B取的圖1所示SOIFGPD實施例的剖面圖。圖2所示的剖面圖展示了關(guān)于NFET的SOIFGPD實例。通過將N型摻雜硅區(qū)變?yōu)镻型可以簡單地得到PFET實例，反之亦然。
本發(fā)明可以包括局部互連5，以連接FET柵3與SOIFGPD N+擴(kuò)散區(qū)9。由厚氧化物4a和高Vt P阱區(qū)4b形成的高VtFET區(qū)將SOIFGPD N+擴(kuò)散區(qū)與P阱區(qū)7中產(chǎn)生的反型溝道電隔離，于是與N+FET漏/源擴(kuò)散8電隔離。
圖3表示根據(jù)本發(fā)明SOIFGPD器件的電路的實施例的示意圖。圖3中，T1表示由柵3、薄柵氧化物10、P阱區(qū)或FET7的體及源/漏擴(kuò)散區(qū)8構(gòu)成的薄氧化物FET。另外，圖3中，D1表示由N+擴(kuò)散區(qū)9在RX薄片內(nèi)構(gòu)成的FGPD二極管。T2表示由FET柵3、厚柵氧化物4a、及高閾值電壓P阱4b構(gòu)成的寄生高閾值電壓FET。FGPD N+擴(kuò)散區(qū)9可以是T2的一個源/漏，而P阱7中產(chǎn)生的FETT1反型溝道可以是T2的另一個源/漏。
在后序工藝期間累積于FET柵3中的電荷會通過FGPD D1而不通過FET絕緣體10放電到FET體7。于是可以避免對柵絕緣層的損傷。通過厚柵氧化物4a和高壓阱P區(qū)4b的高摻雜，可以把T2的閾值電壓設(shè)定得相當(dāng)高，以使D1 N+擴(kuò)散區(qū)9與P阱7中的T1反型溝道電隔離，因而在使用期間與源/漏擴(kuò)散電隔離。
本發(fā)明還提供一種形成如上所述的SOI器件的可操作浮柵結(jié)構(gòu)。該方法包括形成上述結(jié)構(gòu)，可以采用包括光刻、腐蝕、摻雜和注入等公知技術(shù)來形成本發(fā)明的結(jié)構(gòu)。
根據(jù)一個實例，本發(fā)明提供一種在絕緣體上硅結(jié)構(gòu)上形成FET結(jié)構(gòu)的方法。根據(jù)該方法，提供絕緣體上硅襯底。在絕緣體上硅襯底上設(shè)置源和漏擴(kuò)散區(qū)。設(shè)置體區(qū)與源和漏擴(kuò)散區(qū)互連。在體區(qū)及源和漏擴(kuò)散區(qū)的至少一部分上設(shè)置柵氧化區(qū)。在柵氧化區(qū)的至少一部分上設(shè)置柵區(qū)。在柵區(qū)和體區(qū)間設(shè)置二極管，提供兩者間的導(dǎo)電通道。
根據(jù)一個特定實例，根據(jù)圖4a-4e所示各階段，用標(biāo)準(zhǔn)CMOS制造技術(shù)制造根據(jù)本發(fā)明的SOIFGPD。圖4a-4b是沿與圖1中的線A-B類似的線取的剖面圖。根據(jù)該方法，首先在絕緣體上硅晶片襯底上形成場氧化區(qū)6。場氧化區(qū)可以更概括地描述成第一層電絕緣材料。從對本發(fā)明結(jié)構(gòu)的上述介紹中應(yīng)理解，可以在場氧化區(qū)6中形成各種結(jié)構(gòu)區(qū)。
形成氧化層6后，可以在包括層6的結(jié)構(gòu)的整個表面上淀積第二層電絕緣材料。第二層電絕緣材料可以是氧化層。氧化層12一般為屏蔽氧化物。
形成屏蔽氧化物層12后，可以進(jìn)行各種已知離子注入操作，從而形成具有圖4a所示特征的所需結(jié)構(gòu)。例如，此時可以形成FET體或P阱7。
淀積屏蔽氧化物層12和離子注入后，在屏蔽氧化物層上淀積第一層光刻膠11。然后根據(jù)標(biāo)準(zhǔn)技術(shù)構(gòu)圖該光刻膠。如圖4a所示，可以在光刻膠層11中形成開口11a。然后用該光刻膠作掩模，阻擋高VtP阱注入，并進(jìn)行注入形成高VtP阱區(qū)4b。所得結(jié)構(gòu)示于圖4a。
離子注入形成高Vt阱后，可以去掉光刻膠層11和屏蔽氧化層12。然后在包括FET體7、高Vt阱4b的層上提供另一層電絕緣材料13。該層電絕緣材料13可以是熱氧化層。
然后，在熱氧化層13上設(shè)置第二層光刻膠14?？梢詷?gòu)圖該光刻膠，形成圖4b所示結(jié)構(gòu)。光刻膠層14的剩余部分用作掩模，以防止高Vt區(qū)4b上的氧化層13腐蝕。構(gòu)圖光刻膠層14后，可以腐蝕氧化層13。腐蝕氧化層13后，可以去掉剩余的光刻膠14。圖4c示出了帶有剩余氧化物部分13的所得結(jié)構(gòu)。
然后，在包括層6、結(jié)構(gòu)7、4b等的整個結(jié)構(gòu)上形成一層電絕緣材料10。該層電絕緣材料10可以是生長于層6上的熱氧化層。較厚的區(qū)4a由淀積于圖4c所示剩余氧化物層13上的氧化層10構(gòu)成。這是一種已知的CMOS雙氧化工藝(見于1980年授權(quán)已轉(zhuǎn)讓給RCA公司的美國專利4236167，這里引用該文獻(xiàn)所公開的全部內(nèi)容)。
然后，淀積并構(gòu)圖柵導(dǎo)體材料3?？梢岳脴?biāo)準(zhǔn)CMOS制造技術(shù)構(gòu)圖柵導(dǎo)體材料。然后，可用標(biāo)準(zhǔn)已知CMOS制造技術(shù)去掉氧化層10的露出區(qū)域。然后，可再利用標(biāo)準(zhǔn)已知CMOS制造技術(shù)形成分別表示源/漏區(qū)的N+擴(kuò)散8和9和二極管。
形成二極管(SOIFGPD)后，可以形成局部金屬互連5，以連接?xùn)?和SOIFGPD N+區(qū)9。再一次利用標(biāo)準(zhǔn)已知CMOS制造技術(shù)，形成局部互連。圖4e示出了所得結(jié)構(gòu)。此時，可以用標(biāo)準(zhǔn)CMOS制造技術(shù)構(gòu)成隨后的布線和互連層。
本發(fā)明的上述介紹展示和介紹了本發(fā)明。此外，本公開展示和介紹了本發(fā)明的優(yōu)選實施例，但如上所述，應(yīng)理解，本發(fā)明能夠采用各種其它組合、變例、和條件，能夠在上述教導(dǎo)下，和/或利用相關(guān)領(lǐng)域的技術(shù)的常識，在這里所表述的本發(fā)明思想的范圍內(nèi)進(jìn)行變化和改變。上述實施例意在解釋實施本發(fā)明的最佳模式，可以使所屬領(lǐng)域的其它技術(shù)人員以這些或其它實施例，并利用特殊應(yīng)用或應(yīng)用本發(fā)明所需要的各種變例利用本發(fā)明。因此。上述介紹并非對這里所公開的發(fā)明的限制。另外，后附的權(quán)利要求將構(gòu)成為包括可能的實施例。
權(quán)利要求
1.一種用于絕緣體上硅半導(dǎo)體器件結(jié)構(gòu)的FET結(jié)構(gòu)，包括絕緣體上硅襯底結(jié)構(gòu)；絕緣體上硅襯底上的源和漏擴(kuò)散區(qū)；與源和漏擴(kuò)散區(qū)互連的體區(qū)；設(shè)置于體區(qū)及源和漏擴(kuò)散區(qū)的至少一部分上的柵氧化區(qū)；設(shè)置于柵氧化區(qū)的至少一部分上的柵區(qū)；及與柵區(qū)和體區(qū)互連且提供兩者間的導(dǎo)電通道的二極管。
2.根據(jù)權(quán)利要求1的半導(dǎo)體器件，還包括用于連接二極管和FET的柵區(qū)的局部互連。
3.根據(jù)權(quán)利要求1的半導(dǎo)體器件，其中二極管包括設(shè)置于FET的柵區(qū)之下，并在FET柵區(qū)之外延伸的RX擴(kuò)展區(qū)。
4.根據(jù)權(quán)利要求1的半導(dǎo)體器件，其中二極管用第一金屬布線層連接到FET的柵。
5.根據(jù)權(quán)利要求1的半導(dǎo)體器件，其中二極管與FET的源和漏區(qū)電隔離。
6.根據(jù)權(quán)利要求5的半導(dǎo)體器件，其中通過在FET的柵區(qū)之外延伸的二極管區(qū)域中局部提高FET的閾值使二極管與FET的源和漏區(qū)隔離。
7.根據(jù)權(quán)利要求6的半導(dǎo)體器件，其中FET的閾值由雙氧化物工藝提高。
8.根據(jù)權(quán)利要求6的半導(dǎo)體器件，還包括與FET有關(guān)的至少一個掩蔽Vt調(diào)節(jié)注入?yún)^(qū)，用于提高FET的閾值。
9.一種在絕緣體上硅半導(dǎo)體結(jié)構(gòu)上形成FET的方法，該方法包括以下步驟提供絕緣體上硅襯底；在絕緣體上硅襯底上設(shè)置源和漏擴(kuò)散區(qū)；設(shè)置與源和漏擴(kuò)散區(qū)互連的體區(qū)；提供設(shè)置于體區(qū)及源和漏擴(kuò)散區(qū)中至少一部分上的柵氧化區(qū)；提供設(shè)置于柵氧化區(qū)的至少一部分上的柵區(qū)；及提供與柵區(qū)和體區(qū)互連，并在兩者間提供導(dǎo)電通道的二極管。
10.一種在絕緣體上硅半導(dǎo)體結(jié)構(gòu)上具有二極管的FET的形成方法，該方法包括以下步驟在襯底上形成第一層電絕緣材料；在第一層電絕緣材料上形成第二層電絕緣材料；通過第一層電絕緣材料進(jìn)行離子注入；在第二層電絕緣材料上淀積第一層光刻膠；構(gòu)圖第一層光刻膠；進(jìn)行離子注入，形成高壓P阱，以將二極管與FET的體隔離；去掉光刻膠；去掉第二層電絕緣材料；淀積第三層電絕緣材料；在第三層電絕緣材料上淀積第二層光刻膠；構(gòu)圖第二層光刻膠，使第三層電絕緣材料的某些部分露出；腐蝕第三層電絕緣材料的露出部分；去掉第二層光刻膠；形成第四層電絕緣材料，形成FET的柵和保護(hù)FET不受流過二極管的電流的影響的區(qū)；在第四層電絕緣材料的某些部分上形成柵導(dǎo)體材料；構(gòu)圖柵導(dǎo)體材料；進(jìn)行N+擴(kuò)散，形成FET的源和漏區(qū)及二極管；及在FET的柵和二極管間形成互連結(jié)構(gòu)。
全文摘要
一種用于絕緣體上硅半導(dǎo)體器件結(jié)構(gòu)的FET結(jié)構(gòu)。該結(jié)構(gòu)包括絕緣體上硅襯底結(jié)構(gòu)。源和漏擴(kuò)散區(qū)設(shè)置于絕緣體上硅襯底上。FET體區(qū)與源和漏擴(kuò)散區(qū)互連。柵氧化區(qū)設(shè)置于體區(qū)及源和漏擴(kuò)散區(qū)中至少一部分上。柵區(qū)設(shè)置于柵氧化區(qū)的至少一部分上。二極管與柵區(qū)和FET體區(qū)互連,提供這兩者間的導(dǎo)電通道。二極管通過高閾值FET區(qū)與FET源和漏區(qū)及反型溝道電隔離。
文檔編號H01L21/336GK1251944SQ9912088
公開日2000年5月3日 申請日期1999年10月8日 優(yōu)先權(quán)日1998年10月20日
發(fā)明者安德列斯·布賴恩特, 愛德華·J·諾瓦克, 敏·H·彤 申請人:國際商業(yè)機器公司