半導(dǎo)體器件及其制造方法
【專(zhuān)利摘要】本申請(qǐng)?zhí)峁┮环N半導(dǎo)體器件及其制造方法。該半導(dǎo)體器件制備方法包括：步驟S1，在襯底上分別形成第一柵極和第二柵極；步驟S2，在襯底上沉積第一外延阻擋層，并在第二區(qū)域上形成第一保護(hù)層；步驟S3，去除第一區(qū)域上的第一外延阻擋層；步驟S4，去除第一保護(hù)層，并在第一區(qū)域上生長(zhǎng)第一半導(dǎo)體材料；步驟S5，在襯底上沉積第二外延阻擋層，并在第一區(qū)域上形成第二保護(hù)層；步驟S6，去除第二區(qū)域上的第一和第二外延阻擋層；步驟S7，去除第二保護(hù)層，并在第二區(qū)域上生長(zhǎng)第二半導(dǎo)體材料；以及步驟S8，去除沉積在第一區(qū)域上的第二外延阻擋層，得到半導(dǎo)體器件。本申請(qǐng)?zhí)峁┑陌雽?dǎo)體器件制造方法步驟少，操作簡(jiǎn)單，還可避免空穴的形成。
【專(zhuān)利說(shuō)明】
【技術(shù)領(lǐng)域】
[0001] 本申請(qǐng)涉及半導(dǎo)體器件設(shè)計(jì)及半導(dǎo)體制造工藝領(lǐng)域，尤其涉及一種具有外延半導(dǎo) 體層的半導(dǎo)體器件及其制造方法。 半導(dǎo)體器件及其制造方法

【背景技術(shù)】
[0002] 自從集成電路問(wèn)世以來(lái)，集成電路工業(yè)迅猛發(fā)展，成為發(fā)展最快的一項(xiàng)工業(yè)。集成 度作為衡量集成電路發(fā)展的指標(biāo)之一，基本上遵循著著名的摩爾定律，即集成度每18個(gè)月 翻一番。集成度的不斷提高，要求器件尺寸也需要不斷的縮小。當(dāng)器件的尺寸越來(lái)越小，人 們面臨的挑戰(zhàn)也越來(lái)越多。
[0003] 在金屬-氧化層-半導(dǎo)體-場(chǎng)效晶體管（Metal-Oxide-Semiconductor Field-Effect Transistor, M0SFET)制造領(lǐng)域中，由于外延生長(zhǎng)的新單晶層可在導(dǎo)電類(lèi)型、 電阻率等方面與襯底不同，從而大大提高了器件設(shè)計(jì)的靈活性和器件性能，因此外延生長(zhǎng) 技術(shù)已經(jīng)被廣泛使用?，F(xiàn)有外延生長(zhǎng)技術(shù)是通過(guò)在P型器件上外延生長(zhǎng)SiGe，在N型器件 上外延生長(zhǎng)Si，從而提升半導(dǎo)體器件的源/漏極。但這種工藝往往會(huì)在柵極和變形的源/ 漏極之間形成空穴（void)，并且這種雙外延生長(zhǎng)工藝步驟繁多，因此該工藝并沒(méi)有在工業(yè) 中廣泛使用。


【發(fā)明內(nèi)容】

[0004] 本申請(qǐng)?zhí)峁┮环N半導(dǎo)體器件的制備方法，該方法工藝簡(jiǎn)單，提升了半導(dǎo)體器件上 的源/漏極，解決了現(xiàn)有雙外延技術(shù)工藝復(fù)雜、形成空穴等問(wèn)題。
[0005] 本申請(qǐng)?zhí)峁┑陌雽?dǎo)體器件制造方法包括以下步驟：步驟S1，在襯底的第一和第二 區(qū)域上分別形成第一柵極和第二柵極；步驟S2,在第一和第二區(qū)域上沉積第一外延阻擋 層，并在第二區(qū)域上形成第一保護(hù)層；步驟S3,去除第一區(qū)域上的第一外延阻擋層；步驟 S4,去除第一保護(hù)層，并在第一區(qū)域的襯底上外延生長(zhǎng)第一半導(dǎo)體材料；步驟S5,在所述第 一和第二區(qū)域上沉積第二外延阻擋層，并在所述第一區(qū)域上形成第二保護(hù)層；步驟S6,去 除所述第二區(qū)域上的第一和第二外延阻擋層；步驟S7,去除所述第二保護(hù)層，并在所述第 二區(qū)域的襯底上外延生長(zhǎng)第二半導(dǎo)體材料；以及步驟S8,去除沉積在所述第一區(qū)域上的第 二外延阻擋層，得到半導(dǎo)體器件。
[0006] 本申請(qǐng)還提供了一種半導(dǎo)體器件，該半導(dǎo)體器件包括：襯底，具有將襯底分離為 第一區(qū)域和第二區(qū)域的溝槽結(jié)構(gòu)；形成于第一區(qū)域的第一柵極；形成于第二區(qū)域的第二柵 極；第一源/漏極，其上表面高于襯底的上表面，并且位于第一柵極的兩側(cè)；第二源/漏極， 其上表面高于襯底的上表面并位于第二柵極的兩側(cè)。
[0007] 本申請(qǐng)?zhí)峁┑陌雽?dǎo)體器件制備方法，步驟少，操作簡(jiǎn)單，相比于現(xiàn)有雙外延工藝更 適合工業(yè)化生產(chǎn)，另外，在外延過(guò)程中通過(guò)控制第一和第二源/漏極的大小可避免半導(dǎo)體 器件中空穴的產(chǎn)生，從而提高了半導(dǎo)體器件的性能。

【專(zhuān)利附圖】

【附圖說(shuō)明】
[0008] 圖1示出了本申請(qǐng)?zhí)峁┑膬?yōu)選實(shí)施方式的半導(dǎo)體器件制備方法的流程圖；
[0009] 圖2示出了在半導(dǎo)體器件上沉積第一外延阻擋層后的半導(dǎo)體器件剖面結(jié)構(gòu)示意 圖；
[0010] 圖3示出了在圖2所示半導(dǎo)體器件上沉積第一保護(hù)層后的半導(dǎo)體器件剖面結(jié)構(gòu)示 意圖；
[0011] 圖4示出了去除圖3所示半導(dǎo)體器件第一區(qū)域上的第一外延阻擋層，并實(shí)施溝槽 刻蝕后的半導(dǎo)體器件剖面結(jié)構(gòu)示意圖；
[0012] 圖5示出了在圖4所示半導(dǎo)體器件的第一區(qū)域上生長(zhǎng)第一半導(dǎo)體材料后的半導(dǎo)體 器件剖面結(jié)構(gòu)示意圖；
[0013] 圖6示出了在圖5所示半導(dǎo)體器件上形成第二外延阻擋層后的半導(dǎo)體器件剖面結(jié) 構(gòu)示意圖；
[0014] 圖7示出了在圖6所示半導(dǎo)體器件上沉積第二保護(hù)層后的半導(dǎo)體器件剖面結(jié)構(gòu)示 意圖；
[0015] 圖8示出了去除圖7所示半導(dǎo)體器件第二區(qū)域上的第一和第二外延阻擋層，并在 第二區(qū)域上沉積第二半導(dǎo)體材料并去除第二保護(hù)層后的半導(dǎo)體器件剖面結(jié)構(gòu)示意圖；
[0016] 圖9示出了在保護(hù)層的保護(hù)下，去除圖8所示半導(dǎo)體器件第一區(qū)域上的第二外延 阻擋層后的半導(dǎo)體器件剖面結(jié)構(gòu)示意圖；
[0017] 圖10示出了本申請(qǐng)?zhí)峁┑膬?yōu)選實(shí)施方式的半導(dǎo)體器件剖面結(jié)構(gòu)示意圖。

【具體實(shí)施方式】
[0018] 下面將結(jié)合本申請(qǐng)的【具體實(shí)施方式】，對(duì)本申請(qǐng)的技術(shù)方案進(jìn)行詳細(xì)的說(shuō)明，但如 下實(shí)施例僅是用以理解本申請(qǐng)，而不能限制本申請(qǐng)，本申請(qǐng)中的實(shí)施例及實(shí)施例中的特征 可以相互組合，本申請(qǐng)可以由權(quán)利要求限定和覆蓋的多種不同方式實(shí)施。
[0019] 需要注意的是，這里所使用的術(shù)語(yǔ)僅是為了描述【具體實(shí)施方式】，而非意圖限制根 據(jù)本申請(qǐng)的示例性實(shí)施方式。如在這里所使用的，除非上下文另外明確指出，否則單數(shù)形式 也意圖包括復(fù)數(shù)形式，此外，還應(yīng)當(dāng)理解的是，當(dāng)在本說(shuō)明書(shū)中使用屬于"包含"和/或"包 括"時(shí)，其指明存在特征、步驟、操作、器件、組件和/或它們的組合。
[0020] 現(xiàn)在，將參照附圖更詳細(xì)地描述根據(jù)本申請(qǐng)的示例性實(shí)施方式。然而，這些示例性 實(shí)施方式可以由多種不同的形式來(lái)實(shí)施，并且不應(yīng)當(dāng)被解釋為只限于這里所闡述的實(shí)施方 式。應(yīng)當(dāng)理解的是，提供這些實(shí)施方式是為了使得本申請(qǐng)的公開(kāi)徹底且完整，并且將這些示 例性實(shí)施方式的構(gòu)思充分傳達(dá)給本領(lǐng)域普通技術(shù)人員，在附圖中，為了清楚起見(jiàn)，擴(kuò)大了層 和區(qū)域的厚度，并且使用相同的附圖標(biāo)記表示相同的器件，因而將省略對(duì)它們的描述。
[0021] 圖1示出了本申請(qǐng)所提供的半導(dǎo)體器件制備方法的流程圖。該制備方法的制備過(guò) 程依次包括：從步驟S1開(kāi)始，首先在襯底的第一和第二區(qū)域上分別形成第一柵極和第二柵 極；然后進(jìn)行步驟S2,在第一和第二區(qū)域上沉積第一外延阻擋層，并在第二區(qū)域上形成第 一保護(hù)層；隨后進(jìn)行步驟S3,去除第一區(qū)域上的第一外延阻擋層；接著進(jìn)行步驟S4,去除第 一保護(hù)層，并在第一區(qū)域的襯底上外延生長(zhǎng)第一半導(dǎo)體材料；然后是步驟S5,在第一和第 二區(qū)域上沉積第二外延阻擋層，并在第一區(qū)域上形成第二保護(hù)層；進(jìn)行步驟S6,去除第二 區(qū)域上的第一和第二外延阻擋層；進(jìn)行步驟S7,去除第二保護(hù)層，并在第二區(qū)域的襯底上 外延生長(zhǎng)第二半導(dǎo)體材料；最后進(jìn)行步驟S8,去除沉積在第一區(qū)域上的第二外延阻擋層， 制備得到半導(dǎo)體器件。
[0022] 圖2-9示出了本申請(qǐng)?zhí)峁┑陌雽?dǎo)體器件制備方法不同步驟中半導(dǎo)體器件200的橫 截面示意圖。其中，作為優(yōu)選的【具體實(shí)施方式】，半導(dǎo)體器件200包括PM0S器件以及NM0S器 件，下文將直接以該優(yōu)選【具體實(shí)施方式】為例，說(shuō)明本申請(qǐng)?zhí)峁┲苽浞椒ǖ木唧w步驟。需要注 意的是，圖2-9僅為示意圖，其目的在于簡(jiǎn)潔、清楚地闡述本申請(qǐng)所提出的發(fā)明構(gòu)思。
[0023] 圖2示出了在包括襯底210,第一柵極240以及第二柵極250的半導(dǎo)體器件200上 沉積第一外延阻擋層270后的半導(dǎo)體器件200剖面結(jié)構(gòu)示意圖。通過(guò)CMOS制備工藝在襯 底210的有源區(qū)上形成了第一區(qū)域220 (P型金屬氧化物半導(dǎo)體器件，PM0S)以及第二區(qū)域 230(N型金屬氧化物半導(dǎo)體器件，NM0S)。襯底210可以是硅襯底，也可以具有摻雜區(qū)域；在 襯底210上還進(jìn)一步包括多個(gè)絕緣溝槽結(jié)構(gòu)（STI)以隔離半導(dǎo)體上的多個(gè)有源區(qū)。STI的 形成步驟包括：在襯底上刻蝕溝槽，用SiO或SiN等材料填充溝槽，最終形成STI結(jié)構(gòu)。這 種形成STI結(jié)構(gòu)的方法及填充材料均為現(xiàn)在材料，在此不再贅述。
[0024] 結(jié)合步驟S1以及圖2可以看出，首先在襯底210的第一區(qū)域220和第二區(qū)域230 上分別形成第一柵極240和第二柵極250,并在第一柵極240和第二柵極250的側(cè)壁上形 成側(cè)壁層260。第一柵極240包括第一柵介電層242和第一柵電極244,第二柵極250包括 第二柵介電層252和第二柵電極254。第一柵介電層242和第二柵介電層252可以選自二 氧化硅、氮化硅、高K介電材料或者其他適合的材料；高K介電材料可以是LaO, A10, ZrO， TiO, Ta205, Υ2〇3, SrTi03, BaTi03, BaZrO, Hf3Zr0, HfLaO, HfSiO, LaSiO, AlSiO, HfTaO, HfTiO, A1203, Si3N4以及其他適合的材料。形成第一和第二柵介電層的方法包括原子層沉積、化學(xué) 氣相沉積，物理氣相沉積，熱氧化、UV-臭氧氧化（uv-ozone oxidation)或上述方法的結(jié)合。 形成第一柵電極244和第二柵電極254的材料可以是多晶硅，例如，通過(guò)將51比氣體應(yīng)用 到化學(xué)氣相沉積工藝中即可獲得柵電極。柵電極的厚度范圍可以在600-800A在本申請(qǐng)?zhí)?供的另一【具體實(shí)施方式】中，第一柵極240還包括在第一柵電極244上形成的硬掩膜層246， 第二柵極250包括在第二柵電極254上形成的硬掩膜層256。硬掩膜層（246, 256)由氮化 硅，氮化氧硅或其他合適的材料通過(guò)化學(xué)氣相沉積或物理氣相沉積等方法形成。硬掩膜層 (246, 256)的厚度范圍可以在100-400 A。當(dāng)?shù)谝粎^(qū)域220為P型金屬氧化物半導(dǎo)體器件時(shí)， 第一柵極240是PM0S器件的一部分，第二柵極250是NM0S器件的一部分；當(dāng)?shù)谝粎^(qū)域220 為N型金屬氧化物半導(dǎo)體器件時(shí)，第一柵極240則是NM0S器件的一部分，第二柵極250是 PM0S器件的一部分。本領(lǐng)域技術(shù)人員完全可以根據(jù)實(shí)際工作需要，設(shè)置第一區(qū)域220以及 第二區(qū)域230為P型或N型。
[0025] 結(jié)合步驟S2及圖2可以看出，完成常規(guī)的柵極制備工藝后，在第一區(qū)域220和第 二區(qū)域230上沉積第一外延阻擋層270。在本發(fā)明提供的一種【具體實(shí)施方式】中，第一外延阻 擋層270由氮化硅形成，所能采用的制備方法包括原子層沉積、化學(xué)氣相沉積，物理氣相沉 積或其他適合的方法，形成的第一外延阻擋層270的厚度可以為20-30nm。在本發(fā)明提供的 另一【具體實(shí)施方式】中，第一外延阻擋層270由氧化硅層和氮化硅層組成。該第一外延阻擋 層270的制備方法包括：首先在襯底上沉積氧化硅層，所能采用的制備方法包括原子層沉 積、化學(xué)氣相沉積，物理氣相沉積或其他適合的方法，所形成的氧化硅層厚度可以是3-5nm ; 然后在該氧化硅層上沉積氮化硅層，所能采用的制備方法包括原子層沉積、化學(xué)氣相積，物 理氣相沉積或其他適合的方法，所形成的氮化硅層厚度可以是20-30nm。通過(guò)上述步驟，第 一外延阻擋層270將覆蓋襯底210上的第一區(qū)域220和第二區(qū)域230,并且覆蓋第一柵極 240和第二柵極250,形成如圖2所示結(jié)構(gòu)。
[0026] 圖3示出了在圖2所示半導(dǎo)體器件上沉積第一保護(hù)層280后的半導(dǎo)體器件200剖 面結(jié)構(gòu)示意圖。如圖3所示，在沉積第一外延阻擋層270后，繼續(xù)在第二區(qū)域230上方形成 第一保護(hù)層280,在申請(qǐng)?zhí)峁┑摹揪唧w實(shí)施方式】中，第一保護(hù)層280為圖形化的光刻膠層，用 來(lái)保護(hù)第二區(qū)域上的NM0S器件(或者PM0S器件)。通過(guò)光刻制備工藝即可制得光刻膠層， 在本申請(qǐng)?zhí)峁┑摹揪唧w實(shí)施方式】中，采用的光刻制備工藝包括氣相成底模、旋轉(zhuǎn)烘膠、軟烘、 對(duì)準(zhǔn)和曝光、曝光后烘焙、顯影、堅(jiān)膜烘焙、顯影檢查等步驟，光刻工藝已經(jīng)被本領(lǐng)域技術(shù)人 員所公知，其常用或變形均在本申請(qǐng)保護(hù)的范圍內(nèi)，在此不再贅述。完成上述步驟后，第一 保護(hù)層280覆蓋第二區(qū)域230上的第一外延阻擋層270,而第一區(qū)域220上的第一外延阻擋 層270沒(méi)有被覆蓋，形成如圖3所示結(jié)構(gòu)。
[0027] 圖4示出了去除第一區(qū)域220上的第一外延阻擋層270,并實(shí)施溝槽刻蝕后的半導(dǎo) 體器件200剖面結(jié)構(gòu)示意圖。如圖4所示，在如圖3所示結(jié)構(gòu)的基礎(chǔ)上，繼續(xù)采用刻蝕工藝 將第一區(qū)域220上的第一外延阻擋層270去除，暴露出襯底210。因?yàn)榈诙^(qū)域230上方 具有第一保護(hù)層280,所以此步驟中采用的刻蝕工藝并不會(huì)影響到第二區(qū)域230中的NM0S 器件。在本申請(qǐng)?zhí)峁┑摹揪唧w實(shí)施方式】中，采用干法刻蝕方法刻蝕去除第一外延阻擋層270， 刻蝕氣體為CHxFy/0 2或者SF6/CHxFy/He (其中x=l至3, y=4-x)，或者其他適合的氣體。干 法刻蝕中的氣體壓力為lmT至1000mT，功率為500W至3000W，偏電壓為100V至500V，CH xFy 的氣流速度為lOsccm至500sccm，He的氣流速度為lOsccm至lOOOsccm。
[0028] 在刻蝕除去第一外延阻擋層270后，可選地可進(jìn)一步實(shí)施溝槽刻蝕的步驟。優(yōu)選 地，當(dāng)?shù)谝粎^(qū)域220為PM0S器件時(shí)，需在去除第一區(qū)域220的第一外延阻擋層270后繼續(xù) 在第一區(qū)域220的上表面實(shí)施該溝槽刻蝕步驟。實(shí)施溝槽刻蝕后，第一區(qū)域220的襯底210 被刻蝕形成溝槽290,形成如圖4所示結(jié)構(gòu)。當(dāng)?shù)谝粎^(qū)域220為NM0S器件時(shí)，可不實(shí)施溝 槽刻蝕步驟，直接進(jìn)行半導(dǎo)體材料外延生長(zhǎng)步驟。優(yōu)選地，溝槽290的橫截面為倒置的等腰 梯形，等腰梯形的腰長(zhǎng)與上底邊的長(zhǎng)度相等且上底邊與腰形成的夾角為120°。這種溝槽 結(jié)構(gòu)的應(yīng)力效果好，形成的源/漏極結(jié)構(gòu)更加牢固。在本申請(qǐng)?zhí)峁┑摹揪唧w實(shí)施方式】中，刻蝕 溝槽所采用的干法刻蝕氣體為HBr/Cl 2/02/He，氣壓為lmT至1000mT，功率為50W至1000W， 偏電壓為100V至500V，HBr的氣流速度為lOsccm至500sccm，Cl 2的氣流速度為Osccm至 500sccm，02的氣流速度為Osccm至lOOsccm，He的氣流速度為Osccm至lOOOsccm。溝槽 290的深度為4()()-8()0 A..在本申請(qǐng)?zhí)峁┑木唧w實(shí)施方案中，在實(shí)施溝槽刻蝕之前，還可包括 表面處理步驟，在實(shí)施溝槽刻蝕之后還可包括用含有HF的溶液清洗溝槽290的步驟。表面 處理及清洗工藝已經(jīng)被本領(lǐng)域技術(shù)人員所公知，其常用或變形均在本申請(qǐng)保護(hù)的范圍內(nèi)， 在此不再贅述。
[0029] 圖5示出了在圖4所示半導(dǎo)體器件的第一區(qū)域220上生長(zhǎng)第一半導(dǎo)體材料后的半 導(dǎo)體器件200剖面結(jié)構(gòu)示意圖。如圖5所示，在第一區(qū)域220的第一外延阻擋層270去除 后，可進(jìn)一步去除第二區(qū)域230上的第一保護(hù)層280,然后在第一區(qū)域220的襯底210上外 延生長(zhǎng)第一半導(dǎo)體材料。第一半導(dǎo)體材料直接在第一區(qū)域220的襯底210上外延生長(zhǎng)，或 者沿溝槽290底面外延生長(zhǎng)，形成如圖5所示結(jié)構(gòu)。由于第一半導(dǎo)體材料與襯底材料不同， 所以提高了半導(dǎo)體器件200的載流子遷移率，進(jìn)而提高了半導(dǎo)體器件200的性能。去除第 一保護(hù)層280 (如光刻膠層)以及外延生長(zhǎng)半導(dǎo)體材料的步驟對(duì)于本領(lǐng)域技術(shù)人員而言為公 知技術(shù)，在此不再贅述。在本申請(qǐng)?zhí)峁┑摹揪唧w實(shí)施方式】中，第一半導(dǎo)體材料為硅鍺（SiGe)。 在生長(zhǎng)過(guò)程中，第一外延阻擋層270保護(hù)第二區(qū)域230中的NMOS器件不受到外界影響。隨 著硅鍺的生長(zhǎng)，第一區(qū)域220 (PMOS)的源/漏極被提升，形成第一源/漏極292。本申請(qǐng)?zhí)?供的【具體實(shí)施方式】中，生長(zhǎng)形成的第一源/漏極292的橫截面為正六邊形，形成如圖5所示 結(jié)構(gòu)。第一源/漏極292包括沉積在襯底210中的內(nèi)置生長(zhǎng)部和超出襯底上表面的外延生 長(zhǎng)部。因?yàn)榈谝粎^(qū)域220上的第一外延阻擋層270被全部去除，第一半導(dǎo)體材料將沉積在 除第一柵極240覆蓋之外的全部襯底區(qū)域上，因此沉積形成的第一源/漏極292與第一柵 極240之間沒(méi)有間隙，或者間隙很小，進(jìn)而避免了在后續(xù)工藝中產(chǎn)生空穴，解決了現(xiàn)有外延 生長(zhǎng)工藝產(chǎn)生的空穴問(wèn)題。優(yōu)選地，第一源/漏極292與第一柵極240之間完全沒(méi)有間隙， 也就是說(shuō)，第一源/漏極292鄰接于第一柵極240,并位于第一柵極240兩側(cè)。因?yàn)闆](méi)有間 隙的存在，所以在后續(xù)工藝中杜絕了空穴的產(chǎn)生，有利于提高半導(dǎo)體器件的各項(xiàng)性能。
[0030] 圖6示出了在圖5所示半導(dǎo)體器件上形成第二外延阻擋層300后的半導(dǎo)體器件 200剖面結(jié)構(gòu)示意圖。如圖6所示，完成上述第一次外延生長(zhǎng)后，繼續(xù)在第一區(qū)域220和第 二區(qū)域230上沉積第二外延阻擋層300。實(shí)施這一步驟后，第二外延阻擋層300將覆蓋在第 一區(qū)域220上的第一源/漏極292、第一柵極240以及第二區(qū)域230的第一外延阻擋層270 上，形成如圖6所示結(jié)構(gòu)。在此步驟中，因?yàn)闊o(wú)需將第一外延阻擋層270除去，所以大大簡(jiǎn) 化了生產(chǎn)制備工藝，有利于工業(yè)化推廣。在本申請(qǐng)?zhí)峁┑摹揪唧w實(shí)施方式】中，第二外延阻擋層 300為氮化硅層，所能采用的制備方法包括原子層沉積、化學(xué)氣相沉積，物理氣相沉積或其 他適合的方法。第二外延阻擋層的厚度可以在20-30nm。
[0031] 圖7示出了在圖6所示半導(dǎo)體器件上沉積第二保護(hù)層400后的半導(dǎo)體器件200剖 面結(jié)構(gòu)示意圖。形成第二外延阻擋層300后，繼續(xù)在第一區(qū)域220上形成第二保護(hù)層400， 用來(lái)保護(hù)第一區(qū)域220中的PM0S器件。在本申請(qǐng)?zhí)峁┑摹揪唧w實(shí)施方式】中，第二保護(hù)層可以 是圖形化的光刻膠層，采用的光刻制備工藝包括氣相成底模、旋轉(zhuǎn)烘膠、軟烘、對(duì)準(zhǔn)和曝光、 曝光后烘焙、顯影、堅(jiān)膜烘焙、顯影檢查等步驟，光刻工藝已經(jīng)被本領(lǐng)域技術(shù)人員所公知，其 常用或變形均在本申請(qǐng)保護(hù)的范圍內(nèi)，在此不再贅述。
[0032] 圖8示出了去除圖7所示半導(dǎo)體器件第二區(qū)域230上的第一外延阻擋層270和第 二外延阻擋層300,在第二區(qū)域230上沉積第二半導(dǎo)體材料并去除第二保護(hù)層400后的半導(dǎo) 體器件200剖面結(jié)構(gòu)示意圖。如圖8所示，形成第二保護(hù)層400后，將第二區(qū)域230上的第 一外延阻擋層270和第二外延阻擋層300去除，暴露出襯底210。因?yàn)樵诘谝粎^(qū)域220上方 具有第二保護(hù)層400,所以此步驟中采用的刻蝕工藝并不會(huì)影響到第一區(qū)域220中的PM0S 器件(或NM0S器件)。在本申請(qǐng)?zhí)峁┑摹揪唧w實(shí)施方式】中，采用干法刻蝕方法刻蝕第一外延阻 擋層270和第二外延阻擋層300,刻蝕氣體為CH xFy/02或者SF6/CHxFy/He (其中x=l至3， y=4-x)，或者其他適合的氣體。干法刻蝕的氣壓為lmT至1000mT，功率為500W至3000W，偏 電壓為100V至500V，CH xFy的氣流速度為lOsccm至500sccm，He的氣流速度為lOsccm至 lOOOsccm。也可以采用干法+濕法刻蝕，所指濕法刻蝕可以是在含有HF的溶液中浸漬一定 時(shí)間。因?yàn)榈谝粎^(qū)域220上方具有第二保護(hù)層400,所以此步驟中采用的刻蝕工藝并不會(huì)影 響到第一區(qū)域220中的PMOS器件。
[0033] 刻蝕去除第一外延阻擋層270和第二外延阻擋層300后，進(jìn)一步在第二區(qū)域230 的襯底上外延生長(zhǎng)第二半導(dǎo)體材料，并去除第一區(qū)域220上第二保護(hù)層400,形成如圖8所 示結(jié)構(gòu)。去除第二保護(hù)層400 (如光刻膠層)以及外延生長(zhǎng)半導(dǎo)體材料的步驟對(duì)于本領(lǐng)域技 術(shù)人員而言為公知技術(shù)，在此不再贅述。在本申請(qǐng)?zhí)峁┑摹揪唧w實(shí)施方式】中，第二半導(dǎo)體材料 為硅或碳化硅。在生長(zhǎng)過(guò)程中，第二外延阻擋層300保護(hù)第一區(qū)域220中的PM0S器件(或 NM0S器件)不受外界影響。第二半導(dǎo)體材料在第二區(qū)域230的襯底210上外延生長(zhǎng)，隨著第 二半導(dǎo)體材料(硅或碳化硅）的生長(zhǎng)，第二區(qū)域230的源/漏極被提升。因?yàn)榈诙^(qū)域230 上的第一和第二外延阻擋層被全部去除，第二半導(dǎo)體材料將沉積在除第二柵極250覆蓋之 外的全部襯底區(qū)域上，因此沉積形成的第二源/漏極302與第二柵極250之間沒(méi)有間隙，或 者間隙很小，因此避免在后續(xù)工藝中產(chǎn)生空穴。優(yōu)選地，第二源/漏極302與第二柵極250 之間完全沒(méi)有間隙，也就是說(shuō)，第二源/漏極302鄰接于第二柵極250,并位于第二柵極250 兩側(cè)。因?yàn)闆](méi)有間隙的存在，所以在后續(xù)工藝中杜絕了空穴的產(chǎn)生，有利于提高半導(dǎo)體器件 的各項(xiàng)性能。
[0034] 圖9示出了在第三保護(hù)層500的保護(hù)下，去除圖8所示半導(dǎo)體器件第一區(qū)域220 上的第二外延阻擋層300后的半導(dǎo)體器件剖面結(jié)構(gòu)示意圖。在本申請(qǐng)?zhí)峁┑摹揪唧w實(shí)施方式】 中，該步驟包括：首先，在第二區(qū)域230上形成第三保護(hù)層500,例如光刻膠層，然后對(duì)第一 區(qū)域220上的第二外延阻擋層300進(jìn)行刻蝕，刻蝕完成后去除第二區(qū)域230上形成第三保 護(hù)層500,最終得到本申請(qǐng)?zhí)峁┑陌雽?dǎo)體器件。上述步驟采用的制備工藝均為現(xiàn)有技術(shù)，在 此不再贅述。
[0035] 除了上述闡述的步驟之外，本申請(qǐng)還可以包括對(duì)器件的進(jìn)一步操作步驟，例如沉 積ILD層以及CMP步驟，在沉積ILD層之間進(jìn)一步包括在柵極結(jié)構(gòu)上形成CESL層（contact etch stop layer)。在本申請(qǐng)?zhí)峁┑摹揪唧w實(shí)施方式】中，柵極結(jié)構(gòu)中的多晶硅被保留，而在另 一個(gè)【具體實(shí)施方式】中，多晶硅在前柵或后柵工藝中被金屬取代。因?yàn)樯鲜龉に嚲鶠楝F(xiàn)有技 術(shù)，在此不再贅述。
[0036] 圖10示出了本申請(qǐng)?zhí)峁┑囊粋€(gè)【具體實(shí)施方式】中的半導(dǎo)體器件600剖面結(jié)構(gòu)示意 圖。本申請(qǐng)?zhí)峁┑陌雽?dǎo)體器件600還包括：襯底610,并且襯底610具有將襯底分離為第一 區(qū)域620和第二區(qū)域630的溝槽結(jié)構(gòu)；形成于第一區(qū)域620的第一柵極640 ;形成于第二區(qū) 域630的第二柵極650 ;第一源/漏極692,其上表面高于襯底的上表面，并且位于第一柵 極640的兩側(cè)；第二源/漏極702,其上表面高于襯底的上表面，并且位于第二柵極650的 兩側(cè)。優(yōu)選地，第一源/漏極692的橫截面為正六邊形，這種結(jié)構(gòu)的應(yīng)力效果好，形成的源 /漏極更加牢固。優(yōu)選地，第一源/漏極692鄰接于第一柵極640并位于第一源/漏極692 兩側(cè)；第二源/漏極702鄰接于第二柵極650并位于第二源/漏極702兩側(cè)，這種結(jié)構(gòu)可避 免制備工藝中出現(xiàn)空穴，影響半導(dǎo)體器件600的性能。
[0037] 半導(dǎo)體器件200,600僅為本申請(qǐng)的優(yōu)選實(shí)施例而已，該半導(dǎo)體器件可以使數(shù)字電 路，圖像傳感設(shè)備，異質(zhì)半導(dǎo)體器件、動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器單元、單電子晶體管、或者其他微 電子設(shè)備。當(dāng)然本申請(qǐng)所提供的制備方法也可應(yīng)用到其他晶體管，例如，單柵晶體管，雙柵 晶體管或多柵晶體管，也可以應(yīng)用到感應(yīng)單元、記憶單元或邏輯單元中。
[0038] 從上述步驟可以看出，本申請(qǐng)?zhí)峁┑陌雽?dǎo)體器件制備方法，步驟少，操作簡(jiǎn)單，相 比與現(xiàn)有雙外延工藝更適合工業(yè)化生產(chǎn)，另外，在外延過(guò)程中通過(guò)控制沉積的半導(dǎo)體金屬 離子的量可以避免半導(dǎo)體器件中空洞的產(chǎn)生，從而提高了半導(dǎo)體器件的性能。
[0039] 以上所述僅為本申請(qǐng)的優(yōu)選實(shí)施例而已，并不用中于限制本申請(qǐng)，對(duì)于本領(lǐng)域的 技術(shù)人員來(lái)說(shuō)，本申請(qǐng)可以有各種更改和變化。凡在本申請(qǐng)的精神和原則之內(nèi)，所作的任何 修改、等同替換、改進(jìn)等，均應(yīng)包含在本申請(qǐng)的保護(hù)范圍之內(nèi)。
【權(quán)利要求】
1. 一種半導(dǎo)體器件的制造方法，其特征在于，所述制造方法包括： 步驟S1，在襯底的第一和第二區(qū)域上分別形成第一柵極和第二柵極； 步驟S2,在所述第一和第二區(qū)域上沉積第一外延阻擋層，并在所述第二區(qū)域上形成第 一保護(hù)層； 步驟S3,去除所述第一區(qū)域上的第一外延阻擋層； 步驟S4,去除所述第一保護(hù)層，并在所述第一區(qū)域的襯底上外延生長(zhǎng)第一半導(dǎo)體材 料； 步驟S5,在所述第一和第二區(qū)域上沉積第二外延阻擋層，并在所述第一區(qū)域上形成第 二保護(hù)層； 步驟S6,去除所述第二區(qū)域上的第一和第二外延阻擋層； 步驟S7,去除所述第二保護(hù)層，并在所述第二區(qū)域的襯底上外延生長(zhǎng)第二半導(dǎo)體材料； 以及 步驟S8,去除沉積在所述第一區(qū)域上的第二外延阻擋層。
2. 根據(jù)權(quán)利要求1所述的制造方法，其特征在于，所述第一和/或第二保護(hù)層為光刻膠 層。
3. 根據(jù)權(quán)利要求1或2所述的制造方法，其特征在于，所述第一柵極是PMOS器件的一 部分，所述第二柵極是NMOS器件的一部分。
4. 根據(jù)權(quán)利要求3所述的制造方法，其特征在于，在所述步驟S3與步驟S4之間進(jìn)一步 包括對(duì)去除所述第一外延阻擋層的襯底區(qū)域進(jìn)行溝槽刻蝕的步驟。
5. 根據(jù)權(quán)利要求4所述的制造方法，其特征在于，所述第一半導(dǎo)體材料包括SiGe，所述 第二半導(dǎo)體材料包括Si或SiC。
6. 根據(jù)權(quán)利要求4或5所述的制造方法，其特征在于，經(jīng)過(guò)所述溝槽刻蝕處理后，所得 溝槽的橫截面為倒置的等腰梯形，所述等腰梯形的腰長(zhǎng)與上底邊的長(zhǎng)度相等且所述上底邊 與腰之間形成的夾角為120°。
7. 根據(jù)權(quán)利要求6所述的制造方法，其特征在于，在所述步驟S4中，所述第一半導(dǎo)體材 料外延生長(zhǎng)形成橫截面為正六邊形的第一源/漏極。
8. 根據(jù)權(quán)利要求1所述的制造方法，其特征在于，采用干法刻蝕法去除所述第一外延 阻擋層和/或所述第二外延阻擋層，所述干法刻蝕法采用的刻蝕氣體為CH xFy/02或者SF6/ CHxFy/He，其中 x=l 至 3, y=4_x。
9. 一種半導(dǎo)體器件，其特征在于，所述半導(dǎo)體器件包括： 襯底，具有將所述襯底分離為第一區(qū)域和第二區(qū)域的溝槽結(jié)構(gòu)； 第一柵極，形成于所述第一區(qū)域； 第二柵極，形成于所述第二區(qū)域； 第一源/漏極，上表面高于所述襯底的上表面且位于所述第一柵極兩側(cè)；以及 第二源/漏極，上表面高于所述襯底的上表面且位于所述第二柵極兩側(cè)，其中， 所述第一源/漏極的橫截面為正六邊形。
10. 根據(jù)權(quán)利要求9所述的半導(dǎo)體器件，其特征在于，所述第一源/漏極鄰接于所述第 一柵極，所述第二源/漏極鄰接于所述第二柵極兩側(cè)。
【文檔編號(hào)】H01L21/205GK104124158SQ201310143279
【公開(kāi)日】2014年10月29日 申請(qǐng)日期:2013年4月23日 優(yōu)先權(quán)日:2013年4月23日
【發(fā)明者】卜偉海, 傅豐華, 俞少峰, 謝欣云 申請(qǐng)人:中芯國(guó)際集成電路制造(上海)有限公司