半導(dǎo)體器件制造方法
【專利摘要】本發(fā)明提供了一種FinFET晶體管制造方法，利用各向同性沉積和回刻蝕工藝，可以在虛設(shè)柵極的兩側(cè)面上形成寬度小于光刻特征尺寸的側(cè)墻；然后，在填充層間介質(zhì)層之后，去除該側(cè)墻，可以形成具有亞F尺寸的柵極凹槽，進(jìn)而可以在柵極凹槽中形成具有亞F尺寸的柵極線條。本發(fā)明在對(duì)光刻精度要求不高的情況下，即可實(shí)現(xiàn)亞F尺寸柵極線條的形成，同時(shí)，相對(duì)于現(xiàn)有的亞F尺寸線條形成工藝，本發(fā)明的工藝流程簡(jiǎn)單，可靠性和可控性高。
【專利說(shuō)明】
【技術(shù)領(lǐng)域】
[0001] 本發(fā)明涉及半導(dǎo)體器件制造方法領(lǐng)域，特別地，涉及一種FinFET半導(dǎo)體器件制造 方法。 半導(dǎo)體器件制造方法

【背景技術(shù)】
[0002] 近30年來(lái)，半導(dǎo)體器件一直按照摩爾定律等比例縮小，半導(dǎo)體集成電路的特征尺 寸不斷縮小，集成度不斷提高。隨著技術(shù)節(jié)點(diǎn)進(jìn)入深亞微米領(lǐng)域，例如100nm以內(nèi)，甚至 45nm以內(nèi)，傳統(tǒng)場(chǎng)效應(yīng)晶體管（FET)，也即平面FET，開(kāi)始遭遇各種基本物理定律的限制，使 其等比例縮小的前景受到挑戰(zhàn)。眾多新型結(jié)構(gòu)的FET被開(kāi)發(fā)出來(lái)，以應(yīng)對(duì)現(xiàn)實(shí)的需求，其 中，F(xiàn)inFET就是一種很具等比例縮小潛力的新結(jié)構(gòu)器件。
[0003] FinFET，鰭狀場(chǎng)效應(yīng)晶體管，是一種多柵半導(dǎo)體器件。由于結(jié)構(gòu)上的獨(dú)有特點(diǎn)， FinFET成為深亞微米集成電路領(lǐng)域很具發(fā)展前景的器件。顧名思義，F(xiàn)inFET包括一個(gè)垂 直于體硅的襯底的Fin，F(xiàn)in被稱為鰭片或鰭狀半導(dǎo)體柱，不同的FinFET被STI結(jié)構(gòu)分割 開(kāi)來(lái)。不同于常規(guī)的平面FET，F(xiàn)inFET的溝道區(qū)位于Fin之內(nèi)。柵極絕緣層和柵極在側(cè)面 和頂面包圍Fin，從而形成至少兩面的柵極，即位于Fin的兩個(gè)側(cè)面上的柵極；同時(shí)，通過(guò) 控制Fin的厚度，使得FinFET具有極佳的特性：更好的短溝道效應(yīng)抑制能力，更好的亞閾 值斜率，較低的關(guān)態(tài)電流，消除了浮體效應(yīng)，更低的工作電壓，更有利于按比例縮小。通常， FinFET的柵極為采用后柵工藝形成的高K/金屬柵極（HKMG)，以提高FinFET的性能。
[0004] 為了延續(xù)摩爾定律，器件的特征尺寸不斷的減小，但是常規(guī)193nm光刻已經(jīng)基本 達(dá)到極限，EUV、電子束等其他技術(shù)離商業(yè)應(yīng)用還有一段距離。在FinFET中，需要形成具有 小尺寸的柵極線條，具體而言，需要形成線條尺寸小于光刻特征尺寸的柵極線條，也即具有 亞特征尺寸（亞F)的柵極線條。在現(xiàn)有工藝中，形成亞F尺寸柵極線條的工藝復(fù)雜，對(duì)光 刻精度要求也比較高。因此，需要提供一種新的小尺寸柵極線條形成方法，能夠形成FinFET 的亞F尺寸的柵極線條。


【發(fā)明內(nèi)容】

[0005] 針對(duì)目前小尺寸柵極線條形成工藝的問(wèn)題，本發(fā)明提出了一種半導(dǎo)體制造方法， 提供了具有亞F尺寸柵極線條的FinFET器件。
[0006] 本發(fā)明提供一種半導(dǎo)體器件制造方法，其中，包括如下步驟：
[0007] 提供襯底，在所述襯底上形成鰭片，以及位于相鄰所述鰭片之間的隔離結(jié)構(gòu)；
[0008] 形成虛設(shè)柵極堆棧；
[0009] 在所述虛設(shè)柵極堆棧的側(cè)面上形成第一側(cè)墻；
[0010] 去除所述虛設(shè)柵極堆棧；
[0011] 形成FinFET的源漏區(qū)域；
[0012] 全面性沉積層間介質(zhì)層，所述層間介質(zhì)層完全覆蓋所述第一側(cè)墻；
[0013] 平坦化所述層間介質(zhì)層，暴露出所述第一側(cè)墻的頂面；
[0014] 去除所述第一側(cè)墻，形成柵極凹槽；
[0015] 在所述柵極凹槽中形成柵極堆棧。
[0016] 在本發(fā)明的方法中，所述虛設(shè)柵極堆棧包括虛設(shè)柵極、虛設(shè)柵極絕緣層；虛設(shè)柵極 為多晶硅或非晶硅，虛設(shè)柵極絕緣層為二氧化硅。
[0017] 在本發(fā)明的方法中，在所述虛設(shè)柵極堆棧的側(cè)面上形成第一側(cè)墻具體包括：沉積 預(yù)定厚度的第一側(cè)墻材料層，其覆蓋所述虛設(shè)柵極堆棧的側(cè)面和頂面；進(jìn)行回刻蝕工藝，使 所述第一側(cè)墻材料層僅保留在所述虛設(shè)柵極堆棧的側(cè)面上，從而形成所述第一側(cè)墻。
[0018] 在本發(fā)明的方法中，在去除所述第一側(cè)墻的步驟中，采用濕法刻蝕或者干法刻蝕 去除所述第一側(cè)墻，并且，所述第一側(cè)墻的刻蝕速率與所述層間介質(zhì)層的刻蝕速率之比大 于5 : 1，優(yōu)選地大于10 : 1;所述第一側(cè)墻的材料為氧化娃，氮化娃，高K電介質(zhì)，多晶娃， 非晶硅。
[0019] 在本發(fā)明的方法中，所述第一側(cè)墻的線條尺寸小于光刻特征尺寸。
[0020] 在本發(fā)明的方法中，在所述虛設(shè)柵極堆棧的側(cè)面上形成第一側(cè)墻之后，在所述第 一側(cè)墻的側(cè)面上形成第二側(cè)墻。
[0021] 在本發(fā)明的方法中，采用離子注入或外延工藝形成FinFET的所述源漏區(qū)域。
[0022] 在本發(fā)明的方法中，在形成所述層間介質(zhì)層之前，形成刻蝕停止層。
[0023] 在本發(fā)明的方法中，所述柵極堆棧包括高K柵極絕緣層和金屬柵極。
[0024] 本發(fā)明的優(yōu)點(diǎn)在于：利用各向同性沉積和回刻蝕工藝，可以在虛設(shè)柵極的兩側(cè)面 上形成寬度小于光刻特征尺寸的側(cè)墻；然后，在填充層間介質(zhì)層之后，去除該側(cè)墻，可以形 成具有亞F尺寸的柵極凹槽，進(jìn)而可以在柵極凹槽中形成具有亞F尺寸的柵極線條。本發(fā) 明在對(duì)光刻精度要求不高的情況下，即可實(shí)現(xiàn)亞F尺寸柵極線條的形成，同時(shí)，相對(duì)于現(xiàn)有 的亞F尺寸線條形成工藝，本發(fā)明的工藝流程簡(jiǎn)單，可靠性和可控性高。

【專利附圖】

【附圖說(shuō)明】
[0025] 圖1-7本發(fā)明的半導(dǎo)體器件制造方法流程及其結(jié)構(gòu)示意圖。

【具體實(shí)施方式】
[0026] 以下，通過(guò)附圖中示出的具體實(shí)施例來(lái)描述本發(fā)明。但是應(yīng)該理解，這些描述只是 示例性的，而并非要限制本發(fā)明的范圍。此外，在以下說(shuō)明中，省略了對(duì)公知結(jié)構(gòu)和技術(shù)的 描述，以避免不必要地混淆本發(fā)明的概念。
[0027] 本發(fā)明提供一種FinFET半導(dǎo)體器件制造方法，使用沉積和刻蝕工藝形成小尺寸 側(cè)墻，進(jìn)而形成小尺寸的柵極線條，具體包括下面步驟 ：
[0028] 提供襯底，在襯底上形成鰭片，以及位于相鄰鰭片之間的隔離結(jié)構(gòu)；形成虛設(shè)柵極 堆棧；在虛設(shè)柵極堆棧的側(cè)面上形成第一側(cè)墻；去除虛設(shè)柵極堆棧；形成FinFET的源漏區(qū) 域；全面性沉積層間介質(zhì)層，層間介質(zhì)層完全覆蓋第一側(cè)墻；平坦化層間介質(zhì)層，暴露出第 一側(cè)墻的頂面；去除第一側(cè)墻，形成柵極凹槽；在柵極凹槽中形成柵極堆棧。
[0029] 下面，根據(jù)本發(fā)明的【具體實(shí)施方式】來(lái)闡述本發(fā)明制造方法的要點(diǎn)，其制造流程參 見(jiàn)附圖1-7,其中，附圖1-7均為俯視圖。
[0030] 首先，參見(jiàn)附圖1，提供襯底1，在襯底1上形成鰭片2。本發(fā)明中的襯底1優(yōu)選為 體娃襯底，另外，可選其他半導(dǎo)體材料，例如GaN，GaAs，SiGe等。FinFET基于鰭片2而形成。 其中，鰭片2的形成方式具體為：利用圖案化掩膜層（未圖示），對(duì)襯底1進(jìn)行各向異性刻 蝕，形成半導(dǎo)體鰭片。
[0031] 接著，參見(jiàn)附圖2,在相鄰的鰭片2之間形成隔離結(jié)構(gòu)3。其中，隔離結(jié)構(gòu)3將相鄰 的鰭片隔離開(kāi)，也即將相鄰的FinFET晶體管隔離。隔離結(jié)構(gòu)3例如為STI (淺溝槽隔離） 結(jié)構(gòu)，其材料為二氧化硅等絕緣介質(zhì)。
[0032] 接著，參見(jiàn)附圖3,形成虛設(shè)柵極堆棧4。其中，虛設(shè)柵極堆棧4包括虛設(shè)柵極和虛 設(shè)柵極絕緣層，虛設(shè)柵極的材料為多晶硅或非晶硅，虛設(shè)柵極絕緣層的材料為二氧化硅。優(yōu) 選地，虛設(shè)柵極堆棧4的線條延伸方向與鰭片2的線條延伸方向垂直。虛設(shè)柵極堆棧4的 形成過(guò)程具體包括：先后沉積虛設(shè)柵極絕緣層和虛設(shè)柵極的材料，以圖案化掩膜層為掩膜， 刻蝕形成虛設(shè)柵極堆棧。由于受到光刻特征尺寸F的限制，虛設(shè)柵極堆棧的寬度A大于等 于F，若以此為基礎(chǔ)進(jìn)行后柵工藝，將無(wú)法獲得亞F尺寸的柵極線條。下面，本發(fā)明將利用側(cè) 墻形成亞F尺寸的柵極線條。
[0033] 參見(jiàn)附圖4,在虛設(shè)柵極堆棧4的側(cè)面上形成第一側(cè)墻5。形成第一側(cè)墻5的具體 工藝包括：各向同性地沉積預(yù)定厚度的第一側(cè)墻材料層，其厚度能夠完全覆蓋虛設(shè)柵極堆 棧4的側(cè)面和頂面；進(jìn)行各向異性的回刻蝕工藝，使第一側(cè)墻材料層僅保留在虛設(shè)柵極堆 棧4的側(cè)面上，從而形成第一側(cè)墻5。由于采用了沉積與回刻蝕工藝，而非常規(guī)的光刻和刻 蝕工藝，所形成的第一側(cè)墻5的寬度W 2可以小于光刻特征尺寸F，也即，通過(guò)此步驟，可以獲 得亞F尺寸的第一側(cè)墻5?？蛇x地，在形成第一側(cè)墻5之后，在第一側(cè)墻5的側(cè)面上形成第 二側(cè)墻（未圖示），用于使后續(xù)形成的源漏區(qū)域與晶體管溝道區(qū)存在一定的偏移量，可以提 高器件性能。
[0034] 接著，參見(jiàn)附圖5,去除虛設(shè)柵極堆棧4,并形成FinFET的源漏區(qū)域。虛設(shè)柵極堆 棧4可以采用濕法腐蝕選擇性去除。FinFET的源漏區(qū)域的形成可以采用離子注入工藝，也 可以采用外延工藝形成，例如，首先形成源漏區(qū)域凹槽，然后進(jìn)行源漏區(qū)域外延而形成源漏 區(qū)域，或者，不形成源漏區(qū)域而直接通過(guò)外延形成源漏區(qū)域。
[0035] 接著，參見(jiàn)附圖6,全面性沉積層間介質(zhì)層6,層間介質(zhì)層6完全覆蓋第一側(cè)墻5,此 后，平坦化層間介質(zhì)層6,暴露出第一側(cè)墻5的頂面。其中，在沉積層間介質(zhì)層6之前，可選 地，沉積一層刻蝕停止層（CESL)(未圖示），CESL的材料例如是TE0S，氧化硅，氮化硅，高K 電介質(zhì)，多晶硅，非晶硅等。層間介質(zhì)層6的材料優(yōu)選為低K材料。
[0036] 之后，參見(jiàn)附圖7,去除第一側(cè)墻5,形成柵極凹槽7?？蛇x地，采用濕法刻蝕或干法 刻蝕選擇性地去除第一側(cè)墻5,從而形成了柵極凹槽7。其中，第一側(cè)墻5的材料為相對(duì)于層 間介質(zhì)層6具有高刻蝕選擇比的材料，具體而言，在此步驟去除第一側(cè)墻的工藝中，第一側(cè) 墻5的材料的刻蝕速率與層間介質(zhì)層6的刻蝕速率之比大于5 : 1，優(yōu)選地，大于10 : 1。 通常，第一側(cè)墻5的材料為氧化硅，氮化硅，高K電介質(zhì)，多晶硅，非晶硅等，優(yōu)選為張應(yīng)力氮 化硅。由于第一側(cè)墻5的寬度可以小于光刻特征尺寸，因此，所獲得的柵極凹槽7的尺寸 也將小于光刻特征尺寸。接著，在柵極凹槽7中形成柵極堆棧（未圖示），從而能夠獲得亞 F尺寸的FinFET柵極線條。其中，柵極堆棧包括柵極和柵極絕緣層，柵極為金屬或金屬化 合物柵極，例如如TiN，TaN，W等，柵極絕緣層為Si0 2或高K柵絕緣材料，例如Zr02, La203， LaA103, Ti02, Η--2 等。
[0037] 至此，完成了具有亞F尺寸柵極線條的FinFET的制造流程。在本發(fā)明中，利用各向 同性沉積和回刻蝕工藝，可以在虛設(shè)柵極的兩側(cè)面上形成寬度小于光刻特征尺寸的側(cè)墻； 然后，在填充層間介質(zhì)層之后，去除該側(cè)墻，可以形成具有亞F尺寸的柵極凹槽，進(jìn)而可以 在柵極凹槽中形成具有亞F尺寸的柵極線條。本發(fā)明在對(duì)光刻精度要求不高的情況下，即 可實(shí)現(xiàn)亞F尺寸柵極線條的形成，同時(shí)，相對(duì)于現(xiàn)有的亞F尺寸線條形成工藝，本發(fā)明的工 藝流程簡(jiǎn)單，可靠性和可控性高。
[0038] 以上參照本發(fā)明的實(shí)施例對(duì)本發(fā)明予以了說(shuō)明。但是，這些實(shí)施例僅僅是為了說(shuō) 明的目的，而并非為了限制本發(fā)明的范圍。本發(fā)明的范圍由所附權(quán)利要求及其等價(jià)物限定。 不脫離本發(fā)明的范圍，本領(lǐng)域技術(shù)人員可以做出多種替換和修改，這些替換和修改都應(yīng)落 在本發(fā)明的范圍之內(nèi)。
【權(quán)利要求】
1. 一種半導(dǎo)體器件制造方法，用于制造 FinFET器件，其特征在于，包括如下步驟： 提供襯底，在所述襯底上形成鰭片，以及位于相鄰所述鰭片之間的隔離結(jié)構(gòu)； 形成虛設(shè)柵極堆棧； 在所述虛設(shè)柵極堆棧的側(cè)面上形成第一側(cè)墻； 去除所述虛設(shè)柵極堆棧； 形成FinFET的源漏區(qū)域； 全面性沉積層間介質(zhì)層，所述層間介質(zhì)層完全覆蓋所述第一側(cè)墻； 平坦化所述層間介質(zhì)層，暴露出所述第一側(cè)墻的頂面； 去除所述第一側(cè)墻，形成柵極凹槽； 在所述柵極凹槽中形成柵極堆棧。
2. 根據(jù)權(quán)利要求1所述的方法，其特征在于，所述虛設(shè)柵極堆棧包括虛設(shè)柵極、虛設(shè)柵 極絕緣層。
3. 根據(jù)權(quán)利要求1所述的方法，其特征在于，在所述虛設(shè)柵極堆棧的側(cè)面上形成第一 側(cè)墻的步驟具體包括： 沉積預(yù)定厚度的第一側(cè)墻材料層，其覆蓋所述虛設(shè)柵極堆棧的側(cè)面和頂面； 進(jìn)行回刻蝕工藝，使所述第一側(cè)墻材料層僅保留在所述虛設(shè)柵極堆棧的側(cè)面上，從而 形成所述第一側(cè)墻。
4. 根據(jù)權(quán)利要求1或3所述的方法，其特征在于，在去除所述第一側(cè)墻的步驟中，采用 濕法刻蝕或者干法刻蝕去除所述第一側(cè)墻，并且，所述第一側(cè)墻的刻蝕速率與所述層間介 質(zhì)層的刻蝕速率之比大于5 : 1，優(yōu)選地大于10 : 1。
5. 根據(jù)權(quán)利要求1或3所述的方法，其特征在于，所述第一側(cè)墻的材料為氧化硅，氮化 娃，商K電介質(zhì)，多晶娃，非晶娃。
6. 根據(jù)權(quán)利要求1所述的方法，其特征在于，所述第一側(cè)墻的線條尺寸小于光刻特征 尺寸。
7. 根據(jù)權(quán)利要求1所述的方法，其特征在于，在所述虛設(shè)柵極堆棧的側(cè)面上形成第一 側(cè)墻之后，在所述第一側(cè)墻的側(cè)面上形成第二側(cè)墻。
8. 根據(jù)權(quán)利要求1所述的方法，其特征在于，采用離子注入或外延工藝形成FinFET的 所述源漏區(qū)域。
9. 根據(jù)權(quán)利要求1所述的方法，其特征在于，在形成所述層間介質(zhì)層之前，形成刻蝕停 止層。
10. 根據(jù)權(quán)利要求1所述的方法，其特征在于，所述柵極堆棧包括高K柵極絕緣層和金 屬柵極。
【文檔編號(hào)】H01L21/336GK104124159SQ201310143349
【公開(kāi)日】2014年10月29日 申請(qǐng)日期:2013年4月23日 優(yōu)先權(quán)日:2013年4月23日
【發(fā)明者】秦長(zhǎng)亮, 殷華湘, 李俊峰, 趙超 申請(qǐng)人:中國(guó)科學(xué)院微電子研究所