本發(fā)明涉及半導(dǎo)體制作領(lǐng)域，特別涉及一種半導(dǎo)體測(cè)試結(jié)構(gòu)及其測(cè)試方法。

背景技術(shù)：
靜態(tài)隨機(jī)存儲(chǔ)器（SRAM）作為揮發(fā)性存儲(chǔ)器中的一員，具有高速度、低功耗與標(biāo)準(zhǔn)工藝相兼容等優(yōu)點(diǎn)，廣泛應(yīng)用于PC、個(gè)人通信、消費(fèi)電子產(chǎn)品（智能卡、數(shù)碼相機(jī)、多媒體播放器）等領(lǐng)域。圖1為現(xiàn)有6T結(jié)構(gòu)的SRAM存儲(chǔ)器的存儲(chǔ)單元的電路結(jié)構(gòu)示意圖，所述存儲(chǔ)單元包括：第一PMOS晶體管P1、第二PMOS晶體管P2、第一NMOS晶體管N1、第二NMOS晶體管N2、第三NMOS晶體管N3以及第四NMOS晶體管N4，第一PMOS晶體管P1、第二PMOS晶體管P2、第一NMOS晶體管N1、第二NMOS晶體管N2形成雙穩(wěn)態(tài)電路，所述第一PMOS晶體管P1和第二PMOS晶體管P2為上拉晶體管，第一NMOS晶體管N1和第二NMOS晶體管N2為下拉晶體管，第三NMOS晶體管N3和第四NMOS晶體管N4為傳輸晶體管，第一PMOS晶體管P1的柵極、第一NMOS晶體管N1的柵極、第二PMOS晶體管P2的漏極、第二NMOS晶體管N2的漏極、第四NMOS晶體管N4的源極電連接，形成第一存儲(chǔ)節(jié)點(diǎn)11；第二PMOS晶體管P2的柵極、第二NMOS晶體管N2的柵極、第一PMOS晶體管P1的漏極、第一NMOS晶體管N1的漏極、第三NMOS晶體管N3的源極電連接，形成第二存儲(chǔ)節(jié)點(diǎn)12。第三NMOS晶體管N3和第四NMOS晶體管N4的柵極與字線WL電連接；第三NMOS晶體管N3的漏極與第一位線BL電連接，第四NMOS晶體管N4的漏極與第二位線（互補(bǔ)位線）BLB電連接；第一PMOS晶體管P1的源極和第二PMOS晶體管P2的源極與電源線Vdd電連接；第一NMOS晶體管N1的源極和第二NMOS晶體管N2的源極與地線Vss電連接?，F(xiàn)有的SRAM存儲(chǔ)器的集成制造工藝中，首先在半導(dǎo)體襯底上形成行列排布的若干存儲(chǔ)單元，每個(gè)存儲(chǔ)單元具有至少4個(gè)晶體管；然后形成覆蓋半導(dǎo)體襯底和存儲(chǔ)單元的介質(zhì)層；然后在介質(zhì)層中形成金屬互連線、字線、位線和雙鑲嵌結(jié)構(gòu)，所述雙鑲嵌結(jié)構(gòu)用于將金屬互連線、字線和位線與存儲(chǔ)單元中晶體管的柵極、源極或漏極相連?，F(xiàn)有雙鑲嵌結(jié)構(gòu)通過電鍍工藝形成，但是隨著特征尺寸的不斷減小，雙鑲嵌結(jié)構(gòu)中容易形成缺陷，從而影響最終形成的SRAM存儲(chǔ)器的穩(wěn)定性，而現(xiàn)有并沒有有效檢測(cè)雙鑲嵌結(jié)構(gòu)是否存在缺陷的方法。更多關(guān)于SRAM存儲(chǔ)器的介紹請(qǐng)參考公開號(hào)為US2007/0241411A1的美國(guó)專利。

技術(shù)實(shí)現(xiàn)要素：
本發(fā)明解決的問題是提供一種用于雙鑲嵌結(jié)構(gòu)中缺陷的檢測(cè)結(jié)構(gòu)和檢測(cè)方法。為解決上述問題，本發(fā)明技術(shù)方案提供了一種半導(dǎo)體測(cè)試結(jié)構(gòu)，包括：半導(dǎo)體襯底，位于半導(dǎo)體襯底上的底層介質(zhì)層，底層介質(zhì)層中具有若干第一連接結(jié)構(gòu)；位于底層介質(zhì)層上的中間介質(zhì)層，中間介質(zhì)層中具有若干呈行列分布的雙鑲嵌結(jié)構(gòu)，每個(gè)雙鑲嵌結(jié)構(gòu)具有第一插塞和位于第一插塞上的金屬塊；位于中間介質(zhì)層上的頂層介質(zhì)層位于，頂層介質(zhì)層中具有若干第二連接結(jié)構(gòu)和第三連接結(jié)構(gòu)，中間介質(zhì)層中的每一行中的第一個(gè)雙鑲嵌結(jié)構(gòu)的第一插塞通過一個(gè)第一連接結(jié)構(gòu)與同一行中相鄰的第二個(gè)雙鑲嵌結(jié)構(gòu)的第一插塞相連，第二個(gè)雙鑲嵌結(jié)構(gòu)的金屬塊通過一個(gè)第二連接結(jié)構(gòu)與同一行中相鄰的第三個(gè)雙鑲嵌結(jié)構(gòu)的金屬塊相連，直至第n-1個(gè)雙鑲嵌結(jié)構(gòu)的第一插塞通過一個(gè)第一連接結(jié)構(gòu)與同一行中相鄰的第n個(gè)雙鑲嵌結(jié)構(gòu)的第一插塞相連，構(gòu)成一條串聯(lián)的子測(cè)試鏈，第三連接結(jié)構(gòu)將相鄰的子測(cè)試鏈的首端和首端相連，尾端和尾端相連，使若干條子測(cè)試鏈串聯(lián)，構(gòu)成半導(dǎo)體測(cè)試結(jié)構(gòu)?？蛇x的，所述雙鑲嵌結(jié)構(gòu)的金屬塊的長(zhǎng)度和寬度的比值范圍為1:1~6:1?？蛇x的，所述行列分布的雙鑲嵌結(jié)構(gòu)中，不同雙鑲嵌結(jié)構(gòu)的金屬塊的面積不相同?？蛇x的，所述行列分布的雙鑲嵌結(jié)構(gòu)中，雙鑲嵌結(jié)構(gòu)的金屬塊的排布方向相同或不同，金屬塊的長(zhǎng)度和寬度的比值相同或不同?？蛇x的，行列分布的雙鑲嵌結(jié)構(gòu)中，每一行中的雙鑲嵌結(jié)構(gòu)的金屬塊的長(zhǎng)度和寬度的比值相同，每一行中相鄰的雙鑲嵌結(jié)構(gòu)的金屬塊的排布方向相同?？蛇x的，行列分布的雙鑲嵌結(jié)構(gòu)中，每一行中的相鄰的雙鑲嵌結(jié)構(gòu)的金屬塊的長(zhǎng)度和寬度的比值相同，且每一行中相鄰的雙鑲嵌結(jié)構(gòu)的金屬塊的排布方向不相同?？蛇x的，相鄰行中對(duì)應(yīng)位置的雙鑲嵌結(jié)構(gòu)的金屬塊的排布方向相同或不相同?？蛇x的，行列分布的雙鑲嵌結(jié)構(gòu)中，每一行中雙鑲嵌結(jié)構(gòu)的金屬塊的長(zhǎng)度和寬度的比值不相同，相鄰行中對(duì)應(yīng)位置的雙鑲嵌結(jié)構(gòu)的金屬塊的排布方向相同或不相同。可選的，所述中間介質(zhì)層為多層的中間子介質(zhì)層構(gòu)成的堆疊結(jié)構(gòu)，每一層的中間子介質(zhì)層中具有若干呈行列分布的雙鑲嵌結(jié)構(gòu)，相鄰兩層的中間子介質(zhì)層中若干呈行列分布的雙鑲嵌結(jié)構(gòu)的位置相對(duì)應(yīng)，且位于上層的中間子介質(zhì)層中的雙鑲嵌結(jié)構(gòu)的第一插塞與位于下層的中間子介質(zhì)層中的雙鑲嵌結(jié)構(gòu)的金屬塊相連接?？蛇x的，相鄰兩層的中間子介質(zhì)層中對(duì)應(yīng)位置的雙鑲嵌結(jié)構(gòu)的金屬塊的長(zhǎng)度和寬度的比值和排布方向相同?？蛇x的，相鄰兩層的中間子介質(zhì)層中對(duì)應(yīng)位置的雙鑲嵌結(jié)構(gòu)的金屬塊的長(zhǎng)度和寬度的比值相同，排布方向不相同。可選的，相鄰兩層的中間子介質(zhì)層中對(duì)應(yīng)位置的雙鑲嵌結(jié)構(gòu)的金屬塊的長(zhǎng)度和寬度的比值不相同，排布方向不相同。可選的，所述半導(dǎo)體襯底上還具有器件區(qū)域，所述器件區(qū)域形成有半導(dǎo)體器件，器件區(qū)域上的底層介質(zhì)層、中間介質(zhì)層和頂層介質(zhì)層中形成有與半導(dǎo)體器件相連的互連結(jié)構(gòu)，所述互連結(jié)構(gòu)包括雙鑲嵌結(jié)構(gòu)，半導(dǎo)體測(cè)試結(jié)構(gòu)中的雙鑲嵌結(jié)構(gòu)與器件區(qū)域上的雙鑲嵌結(jié)構(gòu)的長(zhǎng)度和寬度的比值和排布方向相同，且形成工藝相同?？蛇x的，所述器件區(qū)域上和半導(dǎo)體測(cè)試結(jié)構(gòu)中的雙鑲嵌結(jié)構(gòu)的材料為銅，形成工藝為電鍍工藝，所述半導(dǎo)體器件為行列排布的SRAM存儲(chǔ)單元?？蛇x的，所述第一連接結(jié)構(gòu)、第二連接結(jié)構(gòu)和第三連接結(jié)構(gòu)的設(shè)計(jì)尺寸大于半導(dǎo)體測(cè)試結(jié)構(gòu)中雙鑲嵌結(jié)構(gòu)的設(shè)計(jì)尺寸。本發(fā)明技術(shù)方案提供了還提供了一種測(cè)試方法，包括：提供權(quán)項(xiàng)所述的半導(dǎo)體測(cè)試結(jié)構(gòu)；在所述半導(dǎo)體測(cè)試結(jié)構(gòu)的兩端施加一測(cè)試電壓，測(cè)量半導(dǎo)體測(cè)試結(jié)構(gòu)中通過的測(cè)試電流，計(jì)算獲得測(cè)試電阻；將所述測(cè)試電阻與基準(zhǔn)電阻相比較，若測(cè)試電阻大于基準(zhǔn)電阻，則半導(dǎo)體測(cè)試結(jié)構(gòu)中的雙鑲嵌結(jié)構(gòu)異常，若測(cè)試電阻等于基準(zhǔn)電阻，則正常?？蛇x的，所述基準(zhǔn)電阻為基準(zhǔn)值和閾值之和?？蛇x的，所述閾值的范圍為-10%×基準(zhǔn)值~+10%×基準(zhǔn)值。可選的，還包括：若測(cè)試電阻大于基準(zhǔn)電阻，雙鑲嵌結(jié)構(gòu)異常時(shí)，對(duì)所述半導(dǎo)體測(cè)試結(jié)構(gòu)中某一行或多行的雙鑲嵌結(jié)構(gòu)進(jìn)行剖片，從而判斷哪種長(zhǎng)度和寬度的比值以及排布方向的金屬塊對(duì)應(yīng)的雙鑲嵌結(jié)構(gòu)存在異常。本發(fā)明技術(shù)方案提供了一種檢測(cè)方法，包括：提供所述的半導(dǎo)體測(cè)試結(jié)構(gòu)；對(duì)所述半導(dǎo)體測(cè)試結(jié)構(gòu)中某一行或多行的雙鑲嵌結(jié)構(gòu)進(jìn)行剖片；對(duì)所述剖片后雙鑲嵌結(jié)構(gòu)進(jìn)行檢查，判斷所述雙鑲嵌結(jié)構(gòu)是否存在缺陷。與現(xiàn)有技術(shù)相比，本發(fā)明技術(shù)方案具有以下優(yōu)點(diǎn)：本發(fā)明的半導(dǎo)體測(cè)試結(jié)構(gòu)，由若干呈行列分布的雙鑲嵌結(jié)構(gòu)構(gòu)成若干條串聯(lián)的子測(cè)試鏈，子測(cè)試鏈的首端和首端相連，尾端和尾端相連，使若干條子測(cè)試鏈串聯(lián)，構(gòu)成半導(dǎo)體測(cè)試結(jié)構(gòu)，節(jié)省了空間，通過測(cè)試半導(dǎo)體測(cè)試結(jié)構(gòu)的電阻，從而判斷雙鑲嵌結(jié)構(gòu)是否存在缺陷。進(jìn)一步，所述行列分布的雙鑲嵌結(jié)構(gòu)中，雙鑲嵌結(jié)構(gòu)的金屬塊的排布方向相同或不同，金屬塊的長(zhǎng)度和寬度的比值相同或不同，因此通過測(cè)試半導(dǎo)體測(cè)試結(jié)構(gòu)的電阻，從而可以判斷尺寸相同或不同，且排布方向相同或不同的雙鑲嵌結(jié)構(gòu)是否存在缺陷，測(cè)試效率高、缺陷測(cè)試涵蓋雙鑲嵌結(jié)構(gòu)類型廣（不同尺寸或排布方向），通過對(duì)有缺陷的雙鑲嵌結(jié)構(gòu)進(jìn)行剖片，從而可以判斷那種尺寸下和哪種排布方向的雙鑲嵌結(jié)構(gòu)存在缺陷，在SRAM的制作工藝中，從而可以對(duì)雙鑲嵌結(jié)構(gòu)的形成工藝、尺寸和排布方向進(jìn)行優(yōu)化。需要說明的是，本實(shí)施例及后續(xù)實(shí)施例中所述的尺寸是指雙鑲嵌結(jié)構(gòu)的金屬塊的長(zhǎng)度和寬度的比值。進(jìn)一步，第一連接結(jié)構(gòu)、第二連接結(jié)構(gòu)和第三連接結(jié)構(gòu)設(shè)計(jì)尺寸大于雙鑲嵌結(jié)構(gòu)結(jié)構(gòu)的設(shè)計(jì)尺寸，使得形成的第一連接結(jié)構(gòu)、第二連接結(jié)構(gòu)和第三連接結(jié)構(gòu)中不會(huì)形成空隙等缺陷，提高后續(xù)的測(cè)試結(jié)果精度和準(zhǔn)確性。本發(fā)明的測(cè)試方法，在所述半導(dǎo)體測(cè)試結(jié)構(gòu)的兩端施加一測(cè)試電壓，測(cè)量半導(dǎo)體測(cè)試結(jié)構(gòu)中通過的測(cè)試電流，計(jì)算獲得測(cè)試電阻，然后將所述測(cè)試電阻與基準(zhǔn)電阻相比較，若測(cè)試電阻大于基準(zhǔn)電阻，則半導(dǎo)體測(cè)試結(jié)構(gòu)中的雙鑲嵌結(jié)構(gòu)異常，若測(cè)試電阻等于基準(zhǔn)電阻，則正常，測(cè)試方法簡(jiǎn)單，測(cè)試結(jié)果準(zhǔn)確，效率高。附圖說明圖1為現(xiàn)有6T結(jié)構(gòu)的SRAM存儲(chǔ)器的存儲(chǔ)單元的電路結(jié)構(gòu)示意圖；圖2~圖9為本發(fā)明實(shí)施例半導(dǎo)體測(cè)試結(jié)構(gòu)的結(jié)構(gòu)示意圖。具體實(shí)施方式發(fā)明人在現(xiàn)有制作SRAM存儲(chǔ)器的過程中發(fā)現(xiàn)，采用電鍍工藝在形成用于將金屬互連線、字線和位線與存儲(chǔ)單元中晶體管的柵極、源極或漏極相連的雙鑲嵌結(jié)構(gòu)時(shí)，由于特征尺寸的不斷減小，容易在雙鑲嵌結(jié)構(gòu)中形成空洞等缺陷，空洞等缺陷的存在會(huì)影響雙鑲嵌結(jié)構(gòu)的電學(xué)性能，最終影響形成的半導(dǎo)體器件的SRAM存儲(chǔ)器的穩(wěn)定性。發(fā)明人進(jìn)一步研究發(fā)現(xiàn)，形成雙鑲嵌結(jié)構(gòu)時(shí)，需在介質(zhì)層中形成通孔和與通孔相連的凹槽，在凹槽和通孔中填充金屬銅時(shí)，凹槽的尺寸和排布方向，會(huì)對(duì)通孔中金屬銅的填充性能產(chǎn)生較大影響，特別是當(dāng)特征尺寸小于45納米時(shí)，容易在通孔中填充的金屬銅中產(chǎn)生空隙，而在SRAM的存儲(chǔ)器的制作中，雙鑲嵌結(jié)構(gòu)的尺寸和排布方向多種多樣，因此很難判斷哪個(gè)尺寸和/或排布方向的雙鑲嵌結(jié)構(gòu)有問題，不利于SRAM的存儲(chǔ)器性能的監(jiān)控。為此，本發(fā)明實(shí)施例提出一種半導(dǎo)體測(cè)試結(jié)構(gòu)及其檢測(cè)方法，下面結(jié)合附圖對(duì)本發(fā)明的具體實(shí)施方式做詳細(xì)的說明。在詳述本發(fā)明實(shí)施例時(shí)，為便于說明，示意圖會(huì)不依一般比例作局部放大，而且所述示意圖只是示例，其在此不應(yīng)限制本發(fā)明的保護(hù)范圍。此外，在實(shí)際制作中應(yīng)包含長(zhǎng)度、寬度及深度的三維空間尺寸。圖2~圖9為本發(fā)明實(shí)施例半導(dǎo)體測(cè)試結(jié)構(gòu)的結(jié)構(gòu)示意圖，其中圖3、圖8和圖9為圖2沿AB方向的剖面結(jié)構(gòu)示意圖，圖4~圖7為圖3沿CD方向的剖面結(jié)構(gòu)示意圖。首先請(qǐng)參考圖2和圖3，本發(fā)明實(shí)施例提供了一種半導(dǎo)體測(cè)試結(jié)構(gòu)，包括：半導(dǎo)體襯底100，位于半導(dǎo)體襯底100上的底層介質(zhì)層102，底層介質(zhì)層102中具有若干第一連接結(jié)構(gòu)103；位于底層介質(zhì)層102上的中間介質(zhì)層114，中間介質(zhì)層114中具有若干呈行列分布的雙鑲嵌結(jié)構(gòu)104，每個(gè)雙鑲嵌結(jié)構(gòu)104具有第一插塞108和位于第一插塞108上的金屬塊109；位于中間介質(zhì)層114上的頂層介質(zhì)層115，頂層介質(zhì)層115中具有若干第二連接結(jié)構(gòu)105和第三連接結(jié)構(gòu)106，中間介質(zhì)層114中的每一行中的第一個(gè)雙鑲嵌結(jié)構(gòu)的第一插塞108通過一個(gè)第一連接結(jié)構(gòu)103與同一行中相鄰的第二個(gè)雙鑲嵌結(jié)構(gòu)的第一插塞108相連，第二個(gè)雙鑲嵌結(jié)構(gòu)的金屬塊109通過一個(gè)第二連接結(jié)構(gòu)105與同一行中相鄰的第三個(gè)雙鑲嵌結(jié)構(gòu)的金屬塊109相連，直至第n-1個(gè)雙鑲嵌結(jié)構(gòu)的第一插塞108通過一個(gè)第一連接結(jié)構(gòu)103與同一行中相鄰的第n個(gè)（n≥5）雙鑲嵌結(jié)構(gòu)的第一插塞108相連，構(gòu)成一條串聯(lián)的子測(cè)試鏈（如圖2中的子測(cè)試鏈11或子測(cè)試鏈12），子測(cè)試鏈之間相互平行，第三連接結(jié)構(gòu)106將相鄰的子測(cè)試鏈的首端和首端相連，尾端和尾端相連，使若干條子測(cè)試鏈串聯(lián)，即第一條子測(cè)試鏈的尾端與第二條子測(cè)試鏈的尾端相連，第二條子測(cè)試鏈的首端與第三條子測(cè)試鏈的首端相連，第三條子測(cè)試鏈的尾端與第四條第三條子測(cè)試鏈的尾端相連，直至第m-1條子測(cè)試鏈的首端與m條（m≥3）子測(cè)試鏈的首端相連，其中第一條子測(cè)試鏈的首端和第m條子測(cè)試鏈的尾端分別連接用于施加測(cè)試電壓的測(cè)試墊107，構(gòu)成半導(dǎo)體測(cè)試結(jié)構(gòu)。所述雙鑲嵌結(jié)構(gòu)104的材料為銅、鋁、銀或其他合適的金屬，形成工藝為電鍍或?yàn)R射工藝，本實(shí)施例中，所述雙鑲嵌結(jié)構(gòu)104的材料為銅，形成工藝為電鍍，具體的形成過程為：首先在中間介質(zhì)層114中形成貫穿中間介質(zhì)層114的通孔，然后在中間介質(zhì)層中形成凹槽，凹槽的位置與通孔的位置相對(duì)應(yīng)，接著在通孔和凹槽中采用電鍍工藝填充金屬銅，形成雙鑲嵌結(jié)構(gòu)104。在本發(fā)明的其他實(shí)施例中，也可以先在中間介質(zhì)層形成凹槽，然后在中間介質(zhì)層中形成與凹槽對(duì)應(yīng)的通孔，最后在凹槽和通孔中填充滿金屬，形成雙鑲嵌結(jié)構(gòu)。所述第二連接結(jié)構(gòu)105包括位于頂層介質(zhì)層115中第二插塞110和與第二插塞110相連的第二金屬線111，所述第三連接結(jié)構(gòu)106包括位于頂層介質(zhì)層115中第三插塞112和與第三插塞112相連的第三金屬線113。本實(shí)施例中第二連接結(jié)構(gòu)105和第三連接結(jié)構(gòu)106材料為銅，形成工藝為電鍍，第二連接結(jié)構(gòu)105和第三連接結(jié)構(gòu)106設(shè)計(jì)尺寸大于雙鑲嵌結(jié)構(gòu)104結(jié)構(gòu)的設(shè)計(jì)尺寸，即形成第二連接結(jié)構(gòu)105和第三連接結(jié)構(gòu)106時(shí)對(duì)應(yīng)的通孔和凹槽的寬度要大于雙鑲嵌結(jié)構(gòu)104對(duì)應(yīng)的通孔和凹槽的寬度，使得形成的第二連接結(jié)構(gòu)105和第三連接結(jié)構(gòu)106中不會(huì)形成空隙等缺陷，提高后續(xù)的測(cè)試結(jié)果精度和準(zhǔn)確性。所述第一連接結(jié)構(gòu)103的材料為金屬或摻雜的多晶硅，第一連接結(jié)構(gòu)103的設(shè)計(jì)尺寸大于雙鑲嵌結(jié)構(gòu)104結(jié)構(gòu)的設(shè)計(jì)尺寸，從而使形成的第一連接結(jié)構(gòu)103不會(huì)形成空隙等缺陷，提高后續(xù)的測(cè)試結(jié)果精度和準(zhǔn)確性。所述半導(dǎo)體襯底100上還具有器件區(qū)域（圖中未示出），所述器件區(qū)域形成有半導(dǎo)體器件，所述半導(dǎo)體器件為行列排布的SRAM存儲(chǔ)單元，器件區(qū)域上的底層介質(zhì)層、中間介質(zhì)層和頂層介質(zhì)層中形成有與半導(dǎo)體器件相連的互連結(jié)構(gòu)，所述互連結(jié)構(gòu)包括雙鑲嵌結(jié)構(gòu)，半導(dǎo)體測(cè)試結(jié)構(gòu)中的雙鑲嵌結(jié)構(gòu)與器件區(qū)域上的雙鑲嵌結(jié)構(gòu)的長(zhǎng)度和寬度的比值和排布方向相同，且形成工藝相同，從而可以通過測(cè)量測(cè)試結(jié)構(gòu)的電阻，將測(cè)試的電阻與基準(zhǔn)電阻比較，若測(cè)試電阻大于基準(zhǔn)電阻，則半導(dǎo)體測(cè)試結(jié)構(gòu)中的雙鑲嵌結(jié)構(gòu)異常，由于半導(dǎo)體測(cè)試結(jié)構(gòu)中的雙鑲嵌結(jié)構(gòu)與器件區(qū)域上的雙鑲嵌結(jié)構(gòu)的長(zhǎng)度和寬度的比值和排布方向相同，且形成工藝相同，由此，可以判斷器件區(qū)域上的雙鑲嵌結(jié)構(gòu)存在異常，因此，本發(fā)明實(shí)施例中的半導(dǎo)體測(cè)試結(jié)構(gòu)可以很好的監(jiān)控器件區(qū)域形成的雙鑲嵌結(jié)構(gòu)是否存在缺陷。本發(fā)明實(shí)施例中，所述行列分布的雙鑲嵌結(jié)構(gòu)104中，雙鑲嵌結(jié)構(gòu)104的金屬塊109的排布方向相同或不同，金屬塊的長(zhǎng)度和寬度的比值相同或不同，因此通過測(cè)試本發(fā)明實(shí)施例的半導(dǎo)體測(cè)試結(jié)構(gòu)的電阻，從而可以判斷尺寸相同或不同，且排布方向相同或不同的雙鑲嵌結(jié)構(gòu)是否存在缺陷，測(cè)試效率高、缺陷測(cè)試涵蓋雙鑲嵌結(jié)構(gòu)類型廣（不同尺寸或排布方向），通過對(duì)有缺陷的雙鑲嵌結(jié)構(gòu)進(jìn)行剖片，從而可以判斷那種尺寸下和哪種排布方向的雙鑲嵌結(jié)構(gòu)存在缺陷，從而在SRAM的制作工藝中，可以對(duì)雙鑲嵌結(jié)構(gòu)的形成工藝、尺寸和排布方向進(jìn)行優(yōu)化。需要說明的是，本實(shí)施例及后續(xù)實(shí)施例中所述的尺寸是指雙鑲嵌結(jié)構(gòu)的金屬塊的長(zhǎng)度和寬度的比值。下面將結(jié)合附圖對(duì)上述金屬塊的排布方向和尺寸的具體實(shí)施方式做詳細(xì)的說明，圖4~圖7為圖3沿切割線CD方面剖面的俯視視角的示意圖，需要說明的是，本發(fā)明實(shí)施例中雙鑲嵌結(jié)構(gòu)排布方向是指在沿切割線CD形成的剖面（或者平行于半導(dǎo)體襯底100表面的平面）上排布。在其中一個(gè)實(shí)施例中，請(qǐng)參考圖4，行列分布的雙鑲嵌結(jié)構(gòu)104中，每一行中的相鄰的雙鑲嵌結(jié)構(gòu)104的金屬塊109的長(zhǎng)度e和寬度f的比值相同，且每一行中相鄰的雙鑲嵌結(jié)構(gòu)的金屬塊109的排布方向不相同，需要說明的是，本實(shí)施例及后續(xù)實(shí)施例中，金屬塊的長(zhǎng)度是指金屬塊長(zhǎng)邊的尺寸，金屬塊的寬度是指金屬塊短邊的尺寸，金屬塊的排布方向是指金屬塊的長(zhǎng)邊與x軸之間的夾角的大小。所述雙鑲嵌結(jié)構(gòu)104的金屬塊的長(zhǎng)度和寬度的比值范圍為1:1~6:1，優(yōu)選為1:1、3:2和4:1，本實(shí)施例中，雙鑲嵌結(jié)構(gòu)104的金屬塊109的排布方向有兩種，一部分金屬塊109的長(zhǎng)邊與x軸之間的夾角為0度，一部分金屬塊109的長(zhǎng)邊與x軸之間的夾角為90度。在本發(fā)明的其他實(shí)施例中，金屬塊109的長(zhǎng)邊與x軸之間的夾角可以為0~90之間的任意角度。本實(shí)施例中，相鄰兩行中對(duì)應(yīng)位置的雙鑲嵌結(jié)構(gòu)104的金屬塊109的排布方向不同，在其他實(shí)施例中，相鄰兩行中對(duì)應(yīng)位置的雙鑲嵌結(jié)構(gòu)104的金屬塊109的排布方向相同。通過測(cè)試具有上述雙鑲嵌結(jié)構(gòu)的半導(dǎo)體測(cè)試結(jié)構(gòu)的電阻，可以判斷尺寸相同，但排布方向不同的雙鑲嵌結(jié)構(gòu)是否存在缺陷，通過對(duì)有缺陷的雙鑲嵌結(jié)構(gòu)進(jìn)行剖片，從而可以判斷同一尺寸下，哪種排布方向下的雙鑲嵌結(jié)構(gòu)存在缺陷，從而可以對(duì)雙鑲嵌結(jié)構(gòu)的形成工藝、尺寸和排布方向進(jìn)行優(yōu)化。需要說明的是，本實(shí)施例及后續(xù)實(shí)施例中所述的尺寸是指雙鑲嵌結(jié)構(gòu)的金屬塊的長(zhǎng)度和寬度的比值。在本發(fā)明的另一實(shí)施例中，請(qǐng)參考圖5，行列分布的雙鑲嵌結(jié)構(gòu)104中，每一行中的每個(gè)雙鑲嵌結(jié)構(gòu)104的金屬塊109的長(zhǎng)度e和寬度f的比值相同，每一行中相鄰的雙鑲嵌結(jié)構(gòu)104的金屬塊109的排布方向相同，且相鄰行中對(duì)應(yīng)位置的雙鑲嵌結(jié)構(gòu)104的金屬塊109的排布方向不相同。通過測(cè)試具有所述雙鑲嵌結(jié)構(gòu)的半導(dǎo)體測(cè)試結(jié)構(gòu)的電阻，可以判斷每一行中尺寸相同，但相鄰行排布方向不同的雙鑲嵌結(jié)構(gòu)是否存在缺陷，通過對(duì)有缺陷的雙鑲嵌結(jié)構(gòu)進(jìn)行剖片，從而可以判斷同一尺寸下，哪種排布方向下的雙鑲嵌結(jié)構(gòu)存在缺陷，從而可以對(duì)雙鑲嵌結(jié)構(gòu)的形成工藝、尺寸和排布方向進(jìn)行優(yōu)化。在本發(fā)明的其他實(shí)施例中，第L（L≥1）行中雙鑲嵌結(jié)構(gòu)的金屬塊109尺寸相同，第L+1（L≥1）行中的雙鑲嵌結(jié)構(gòu)的金屬塊尺寸與第L行的金屬塊的尺寸不相同，且第L行和第L+1行的雙鑲嵌結(jié)構(gòu)的金屬塊排布方向相同或不相同。在本發(fā)明的另一實(shí)施例中，請(qǐng)參考圖6，行列分布的雙鑲嵌結(jié)構(gòu)104中，每一行中的每個(gè)雙鑲嵌結(jié)構(gòu)104的金屬塊109的長(zhǎng)度e和寬度f的比值不相同，每一行中相鄰的雙鑲嵌結(jié)構(gòu)104的金屬塊109的排布方向相同，且相鄰行中對(duì)應(yīng)位置的雙鑲嵌結(jié)構(gòu)104的金屬塊109的排布方向相同，相鄰行中對(duì)應(yīng)位置的雙鑲嵌結(jié)構(gòu)104的金屬塊109的長(zhǎng)度e和寬度f的比值不相同（或者相同）。在本發(fā)明的另一實(shí)施例中，請(qǐng)參考圖7，行列分布的雙鑲嵌結(jié)構(gòu)104中，每一行中的每個(gè)雙鑲嵌結(jié)構(gòu)104的金屬塊109的長(zhǎng)度e和寬度f的比值不相同，每一行中相鄰的雙鑲嵌結(jié)構(gòu)104的金屬塊109的排布方向不相同，且相鄰行中對(duì)應(yīng)位置的雙鑲嵌結(jié)構(gòu)104的金屬塊109的排布方向不相同（或者相同），相鄰行中對(duì)應(yīng)位置的雙鑲嵌結(jié)構(gòu)104的金屬塊109的長(zhǎng)度e和寬度f的比值不相同（或者相同）。在本發(fā)明的其他實(shí)施例中，所述行列分布的雙鑲嵌結(jié)構(gòu)104中，所述雙鑲嵌結(jié)構(gòu)104的金屬塊109的面積不相同，通過測(cè)試半導(dǎo)體測(cè)試結(jié)構(gòu)的電阻，從而可以判斷金屬塊109的面積不相同的雙鑲嵌結(jié)構(gòu)104是否存在缺陷。在具體的實(shí)施例中，在金屬塊109的長(zhǎng)度e和寬度f的比值相同，且金屬塊的排布方向相同或不相同的情況下，所述金屬塊109的面積不相同；或者，在金屬塊109的長(zhǎng)度e和寬度f的比值不相同，且金屬塊的排布方向相同或不相同的情況下，所述金屬塊109的面積不相同。所述行列分布的雙鑲嵌結(jié)構(gòu)104除了可以是單層結(jié)構(gòu)外，還可以是多層的結(jié)構(gòu)，雙鑲嵌結(jié)構(gòu)104的層數(shù)大于等于兩層，通過測(cè)試具有多層的雙鑲嵌結(jié)構(gòu)的半導(dǎo)體測(cè)試結(jié)構(gòu)的電阻，從而可以判斷多層的雙鑲嵌結(jié)構(gòu)在尺寸相同或不同，排布相同或不同時(shí)，是否存在缺陷。本實(shí)施例中以三層為例，請(qǐng)參考圖8，所述中間介質(zhì)層為多層的中間子介質(zhì)層構(gòu)成的堆疊結(jié)構(gòu)，具體包括：位于底層介質(zhì)層103上的第一中間子介質(zhì)層114a、第一中間子介質(zhì)層114a上的第二中間子介質(zhì)層114b、第二中間子介質(zhì)層114b上的第三中間子介質(zhì)層114c，每一層的中間子介質(zhì)層中具有若干呈行列分布的雙鑲嵌結(jié)構(gòu)，具體包括：位于第一中間子介質(zhì)層114a中的第一層行列分布的雙鑲嵌結(jié)構(gòu)104a、位于第二中間子介質(zhì)層114b中的第二層行列分布的雙鑲嵌結(jié)構(gòu)104b、位于第三中間子介質(zhì)層114c中的第三層行列分布的雙鑲嵌結(jié)構(gòu)104c，相鄰兩層的中間子介質(zhì)層中若干呈行列分布的雙鑲嵌結(jié)構(gòu)的位置相對(duì)應(yīng)，且位于上層的中間子介質(zhì)層中的雙鑲嵌結(jié)構(gòu)的第一插塞108與位于下層的中間子介質(zhì)層中的雙鑲嵌結(jié)構(gòu)的金屬塊109相連接，相鄰兩層中對(duì)應(yīng)位置的雙鑲嵌結(jié)構(gòu)的金屬塊109的長(zhǎng)度和寬度的比值相同，且排布方向相同。在本發(fā)明的其他實(shí)施例中，所述行列分布的雙鑲嵌結(jié)構(gòu)104為多層的結(jié)構(gòu)，請(qǐng)參考圖9，相鄰兩層的中間子介質(zhì)層中若干呈行列分布的雙鑲嵌結(jié)構(gòu)的位置相對(duì)應(yīng)，且位于上層的中間子介質(zhì)層中的雙鑲嵌結(jié)構(gòu)的第一插塞108與位于下層的中間子介質(zhì)層中的雙鑲嵌結(jié)構(gòu)的金屬塊109相連接，相鄰兩層中對(duì)應(yīng)位置的雙鑲嵌結(jié)構(gòu)的金屬塊109的長(zhǎng)度和寬度的比值相同或不相同，且雙鑲嵌結(jié)構(gòu)排布方向不同。本發(fā)明實(shí)施例還提供了一種采用上述半導(dǎo)體測(cè)試結(jié)構(gòu)進(jìn)行測(cè)試的方法，包括：提供所述的半導(dǎo)體測(cè)試結(jié)構(gòu)；在所述半導(dǎo)體測(cè)試結(jié)構(gòu)的兩端施加一測(cè)試電壓，測(cè)量半導(dǎo)體測(cè)試結(jié)構(gòu)中通過的測(cè)試電流，計(jì)算獲得測(cè)試電阻；將所述測(cè)試電阻與基準(zhǔn)電阻相比較，若測(cè)試電阻大于基準(zhǔn)電阻，則雙鑲嵌結(jié)構(gòu)異常，若測(cè)試電阻等于基準(zhǔn)電阻，則正常。所述基準(zhǔn)電阻為基準(zhǔn)值和閾值之，如權(quán)利要求18所述的測(cè)試方法，其特征在于，所述閾值的范圍為-10%×基準(zhǔn)值~+10%×基準(zhǔn)值，以提高測(cè)量的精度，減少測(cè)量的誤差。若測(cè)試電阻大于基準(zhǔn)電阻，雙鑲嵌結(jié)構(gòu)異常時(shí)，對(duì)所述半導(dǎo)體測(cè)試結(jié)構(gòu)中某一行或多行的雙鑲嵌結(jié)構(gòu)進(jìn)行剖片，從而判斷那種長(zhǎng)度和寬度的比值以及排布方向的金屬塊對(duì)應(yīng)的雙鑲嵌結(jié)構(gòu)存在異常，從而可以根據(jù)測(cè)量結(jié)構(gòu)對(duì)雙鑲嵌結(jié)構(gòu)的形成工藝、尺寸和排布方向進(jìn)行優(yōu)化。本發(fā)明實(shí)施例還提供了一種采用上述形成的半導(dǎo)體測(cè)試結(jié)構(gòu)進(jìn)行檢測(cè)的方法，包括：提供所述半導(dǎo)體測(cè)試結(jié)構(gòu)；對(duì)所述半導(dǎo)體測(cè)試結(jié)構(gòu)中某一行或多行的雙鑲嵌結(jié)構(gòu)進(jìn)行剖片；對(duì)所述剖片后雙鑲嵌結(jié)構(gòu)進(jìn)行檢查，判斷所述雙鑲嵌結(jié)構(gòu)是否存在缺陷。采用這種檢測(cè)方法，無需測(cè)試半導(dǎo)體測(cè)試結(jié)構(gòu)的電阻，可以直接對(duì)雙鑲嵌結(jié)構(gòu)進(jìn)行檢查，若果雙鑲嵌結(jié)構(gòu)存在缺陷，則可以直接對(duì)雙鑲嵌結(jié)構(gòu)形成工藝和雙鑲嵌結(jié)構(gòu)的尺寸和排布進(jìn)行調(diào)整，簡(jiǎn)單方便。綜上，本發(fā)明實(shí)施例的半導(dǎo)體測(cè)試結(jié)構(gòu)，由若干呈行列分布的雙鑲嵌結(jié)構(gòu)構(gòu)成若干條串聯(lián)的子測(cè)試鏈，子測(cè)試鏈的首端和首端相連，尾端和尾端相連，使若干條子測(cè)試鏈串聯(lián)，構(gòu)成半導(dǎo)體測(cè)試結(jié)構(gòu)，節(jié)省了空間，通過測(cè)試半導(dǎo)體測(cè)試結(jié)構(gòu)的電阻，從而判斷雙鑲嵌結(jié)構(gòu)是否存在缺陷。進(jìn)一步，所述行列分布的雙鑲嵌結(jié)構(gòu)中，雙鑲嵌結(jié)構(gòu)的金屬塊的排布方向相同或不同，金屬塊的長(zhǎng)度和寬度的比值相同或不同，因此通過測(cè)試半導(dǎo)體測(cè)試結(jié)構(gòu)的電阻，從而可以判斷尺寸相同或不同，且排布方向相同或不同的雙鑲嵌結(jié)構(gòu)是否存在缺陷，測(cè)試效率高、缺陷測(cè)試所涵蓋的雙鑲嵌結(jié)構(gòu)類型廣（不同尺寸或排布方向），通過對(duì)有缺陷的雙鑲嵌結(jié)構(gòu)進(jìn)行剖片，從而可以判斷那種尺寸下和哪種排布方向的雙鑲嵌結(jié)構(gòu)存在缺陷，從而在SRAM的制作工藝中，可以對(duì)雙鑲嵌結(jié)構(gòu)的形成工藝、尺寸和排布方向進(jìn)行優(yōu)化。進(jìn)一步，第一連接結(jié)構(gòu)、第二連接結(jié)構(gòu)和第三連接結(jié)構(gòu)設(shè)計(jì)尺寸大于雙鑲嵌結(jié)構(gòu)結(jié)構(gòu)的設(shè)計(jì)尺寸，使得形成的第一連接結(jié)構(gòu)、第二連接結(jié)構(gòu)和第三連接結(jié)構(gòu)中不會(huì)形成空隙等缺陷，提高后續(xù)的測(cè)試結(jié)果精度和準(zhǔn)確性。本發(fā)明實(shí)施例的測(cè)試方法，在所述半導(dǎo)體測(cè)試結(jié)構(gòu)的兩端施加一測(cè)試電壓，測(cè)量半導(dǎo)體測(cè)試結(jié)構(gòu)中通過的測(cè)試電流，計(jì)算獲得測(cè)試電阻，然后將所述測(cè)試電阻與基準(zhǔn)電阻相比較，若測(cè)試電阻大于基準(zhǔn)電阻，則半導(dǎo)體測(cè)試結(jié)構(gòu)中的雙鑲嵌結(jié)構(gòu)異常，若測(cè)試電阻等于基準(zhǔn)電阻，則正常，測(cè)試方法簡(jiǎn)單，測(cè)試結(jié)果準(zhǔn)確，效率高。本發(fā)明雖然已以較佳實(shí)施例公開如上，但其并不是用來限定本發(fā)明，任何本領(lǐng)域技術(shù)人員在不脫離本發(fā)明的精神和范圍內(nèi)，都可以利用上述揭示的方法和技術(shù)內(nèi)容對(duì)本發(fā)明技術(shù)方案做出可能的變動(dòng)和修改，因此，凡是未脫離本發(fā)明技術(shù)方案的內(nèi)容，依據(jù)本發(fā)明的技術(shù)實(shí)質(zhì)對(duì)以上實(shí)施例所作的任何簡(jiǎn)單修改、等同變化及修飾，均屬于本發(fā)明技術(shù)方案的保護(hù)范圍。