專(zhuān)利名稱(chēng)：存儲(chǔ)器單元及非易失性存儲(chǔ)器裝置及其形成方法
技術(shù)領(lǐng)域：
本發(fā)明涉及在半導(dǎo)體產(chǎn)品中使用的存儲(chǔ)器裝置，且特別涉及一種借由結(jié)合含納米晶體的結(jié)構(gòu)而提升性能的非易失性存儲(chǔ)器裝置。
背景技術(shù)：
在集成電路中，存儲(chǔ)器單元結(jié)構(gòu)通常用作數(shù)據(jù)存儲(chǔ)元件，它們可大體歸類(lèi)為易失性存儲(chǔ)器單元結(jié)構(gòu)及非易失性存儲(chǔ)器單元結(jié)構(gòu)。易失性存儲(chǔ)器單元結(jié)構(gòu)需要持續(xù)外加電壓以保存在易失性單元結(jié)構(gòu)中存儲(chǔ)的數(shù)據(jù)。相較之下，非易失性存儲(chǔ)器單元結(jié)構(gòu)即便存儲(chǔ)器單元結(jié)構(gòu)并沒(méi)有另外的外加電壓也能夠存儲(chǔ)電荷。非易失性存儲(chǔ)器單元結(jié)構(gòu)經(jīng)常用于短暫操作的消費(fèi)產(chǎn)品如數(shù)碼相機(jī)的數(shù)據(jù)存儲(chǔ)。使用納米晶體的非易失性存儲(chǔ)器單元結(jié)構(gòu)開(kāi)始引起關(guān)注。在該類(lèi)裝置中，一系列的納米晶體在類(lèi)似雙柵電可編程存儲(chǔ)器裝置(dual gate electrically programmable memory device)中作為浮動(dòng)?xùn)艠O。相較于單一組成的浮動(dòng)?xùn)艠O，其電荷泄漏(charge leakage)較小，因此納米晶體的浮動(dòng)?xùn)艠O相當(dāng)具有吸引力。雖然納米晶體裝置相當(dāng)具吸引力，但并非全無(wú)問(wèn)題，特別是用來(lái)提升裝置性能時(shí)。 性能的提升通常與提升信息存儲(chǔ)容量有關(guān)，因此通常也與提升電荷存儲(chǔ)容量有關(guān)。

發(fā)明內(nèi)容
為克服現(xiàn)有技術(shù)缺陷，本發(fā)明公開(kāi)一種存儲(chǔ)器單元，包括具有源極區(qū)及漏極區(qū)的基板、在基板上設(shè)置控制柵極以及在基板與控制柵極之間設(shè)置電荷存儲(chǔ)層。電荷存儲(chǔ)層包括具有數(shù)個(gè)納米晶體的絕緣材料，且由單一多晶硅層形成控制柵極。本發(fā)明公開(kāi)一種非易失性存儲(chǔ)器裝置，包括具有源極區(qū)及漏極區(qū)的半導(dǎo)體基板、 在源極及漏極區(qū)設(shè)置溝道區(qū)、在溝道區(qū)上形成電荷存儲(chǔ)層以及在電荷存儲(chǔ)層上形成控制柵極?？刂茤艠O還包括具有數(shù)個(gè)導(dǎo)電性納米晶體的絕緣材料。本發(fā)明公開(kāi)一種形成非易失性存儲(chǔ)器裝置的方法，包括提供半導(dǎo)體基板；在半導(dǎo)體基板中形成源極及漏極區(qū)，并由溝道分開(kāi)該源極及漏極區(qū)；在基板上形成電荷存儲(chǔ)層，該電荷存儲(chǔ)層設(shè)置于源極區(qū)及漏極區(qū)間；形成控制柵極包括在電荷存儲(chǔ)層上的單一多晶硅層，其中該電荷存儲(chǔ)層包括數(shù)個(gè)納米晶體。本發(fā)明的存儲(chǔ)器裝置的工藝步驟比傳統(tǒng)裝置少，因而可降低其制作成本。傳統(tǒng)上非易失性存儲(chǔ)器裝置需要多層多晶硅層以形成控制及/或選擇柵極。本公開(kāi)僅利用單一多晶硅層來(lái)進(jìn)行相同的功能。在公知裝置中，額外的多晶硅層導(dǎo)致更復(fù)雜的工藝步驟及更多的時(shí)間，因此降低良率。相較于現(xiàn)有的裝置，本公開(kāi)包含與CMOS相容工藝的非易失性存儲(chǔ)器裝置，其在較低成本下有高良率。而相較于現(xiàn)有的裝置，本公開(kāi)的存儲(chǔ)器裝置因較小的位胞(bit-cell)尺寸，也可降低生產(chǎn)成本。為讓本發(fā)明的上述和其他目的、特征、和優(yōu)點(diǎn)能更明顯易懂，下文特舉出優(yōu)選實(shí)施例，并配合附圖，作詳細(xì)說(shuō)明如下





圖1為第一實(shí)施例中非易失性存儲(chǔ)器裝置的剖面圖. 圖2為圖1的非易失性存儲(chǔ)器裝置的平面圖。 圖3為第二實(shí)施例中非易失性存儲(chǔ)器裝置的剖面圖< 圖4為第三實(shí)施例中非易失性存儲(chǔ)器裝置的剖面圖< 并且，上述附圖中的附圖標(biāo)記說(shuō)明如下
4, 30，52~源極區(qū) 22’ 44，68~選擇晶體管 24, 46, 70 存儲(chǔ)晶體管 10，36 控制柵極 14~電荷存儲(chǔ)層 16 介電材料 2，28，50~基板
38，64 連續(xù)層 56~柵極 62 控制柵極區(qū)
12~柵氧化層 8，34~選擇柵極 1 存儲(chǔ)器裝置 18，42，65 納米晶體 6，32，54 漏極區(qū) 20 摻雜區(qū)
26~2T非易失性存儲(chǔ)器裝置
60 選擇柵極區(qū)
48 非易失性存儲(chǔ)器裝置
40，66~電荷存儲(chǔ)部分
具體實(shí)施例方式本發(fā)明所公開(kāi)的非易失性存儲(chǔ)器裝置因在控制柵極下設(shè)置納米晶體材料而具有性能上的提升。含納米晶體層加強(qiáng)了電荷滯留(charge retention)而成為更高效率及可靠度的存儲(chǔ)結(jié)構(gòu)。如圖1所示，第一實(shí)施例的非易失性存儲(chǔ)器裝置1包括基板2、源極區(qū)4、漏極區(qū)6、 選擇柵極8以及控制柵極10。在選擇柵極8下可設(shè)置柵極氧化層12，且在控制柵極10下可設(shè)置電荷存儲(chǔ)層14。在一實(shí)施例中，電荷存儲(chǔ)層14為包括多個(gè)納米晶體18的介電材料 16。在一實(shí)施例中，納米晶體可由硅形成。選擇柵極8及控制柵極10之間的基板2中可設(shè)置摻雜區(qū)20。根據(jù)所欲得的裝置類(lèi)型(亦即NMOS或PM0S)，源極及漏極區(qū)4，6與摻雜區(qū)20可為η摻雜區(qū)或P摻雜區(qū)。選擇柵極8及控制柵極10可為多晶硅層、多晶硅化物金屬層 (polycide metal layer)或金屬層。如上述電荷存儲(chǔ)層14可包括數(shù)個(gè)分開(kāi)的硅晶點(diǎn)18 (Si dots)分散在介電材料層16中。各晶點(diǎn)18可捕捉及存儲(chǔ)電荷，因此只要多數(shù)的晶點(diǎn)仍保有所欲的正電荷或負(fù)電荷，即可有效率的(且正確的)存儲(chǔ)信息。這與利用單一導(dǎo)電性多晶硅柵極來(lái)存儲(chǔ)電荷的傳統(tǒng)非易失性存儲(chǔ)器裝置相反。在傳統(tǒng)裝置中，柵極中只要存在有單一漏電路徑(single leakage path)，其電荷可降至零，因而影響該裝置的可靠度。而既然在本公開(kāi)裝置中各納米晶體皆是電荷存儲(chǔ)裝置，因此單一漏電途徑不會(huì)造成上述影響。以上述方式排列的選擇柵極8、柵極氧化層12及摻雜區(qū)20形成了可以開(kāi)關(guān)存儲(chǔ)器裝置1的選擇晶體管22。以上述方式排列的控制柵極10、電荷存儲(chǔ)層14、摻雜區(qū)20以及漏極區(qū)6形成了可以在存儲(chǔ)器裝置1中存儲(chǔ)信息的存儲(chǔ)晶體管24。數(shù)個(gè)此類(lèi)型的存儲(chǔ)器裝置 1可組裝在一起而制得存儲(chǔ)器陣列。圖2為圖1的裝置1的平面圖，其特別適合于2T存儲(chǔ)器單元的應(yīng)用。該平面圖顯示源極及其接點(diǎn)4、選擇柵極(或字線(xiàn))8、控制柵極10及汲極6。在一實(shí)施例中，圖1的裝置的程序設(shè)計(jì)操作(programming operations)是借由溝道熱電子(channel hot-electron,CHE)注射機(jī)制或福勒諾德海姆穿隧(FN tunneling)機(jī)制，將電子注射進(jìn)入電荷存儲(chǔ)晶體管M的電荷存儲(chǔ)層14中。而借福勒諾德海姆穿隧機(jī)制 S^fffiU(Erasing operation)。因此，當(dāng)存儲(chǔ)器裝置1作為P-溝道裝置時(shí)，借由于控制柵極10施加-IV、于選擇柵極8施加-3. 3V、于源極區(qū)4施加OV以及于漏極區(qū)6施加-6V而達(dá)成溝道熱電子程序設(shè)計(jì)。另外也可借由于控制柵極10施加+8V、于選擇柵極8施加-6V、于源極區(qū)4施加-4V以及于漏極區(qū)施加-4V而達(dá)成福勒諾德海姆程序設(shè)計(jì)。在各機(jī)制中，借由各區(qū)的電壓不同所產(chǎn)生的電子吸引至控制柵極10從而注射進(jìn)入電荷存儲(chǔ)晶體管M的電荷存儲(chǔ)層14。借由于控制柵極10施加0V、于選擇柵極8施加0V、于源極區(qū)4施加+0. 8V以及于漏極區(qū)6施加+1. 8V而達(dá)成P溝道裝置的讀取。借由于控制柵極10施加-6V、于選擇柵極8施加+3. 3V、于源極區(qū)4施加+6V以及于漏極區(qū)6施加+6V而達(dá)成P溝道裝置的刪除。因各區(qū)彼此的電壓不同而將電子驅(qū)離電荷存儲(chǔ)層14。當(dāng)存儲(chǔ)器裝置1作為N-溝道裝置時(shí)，借由于控制柵極10施加+6V、于選擇柵極8 施加+3. 3V、于源極區(qū)4施加OV以及于漏極區(qū)6施加+5V而達(dá)成溝道熱電子程序設(shè)計(jì)。另外也可借由于控制柵極10施加+8V、于選擇柵極8施加0V、于源極區(qū)4施加-4V以及于漏極區(qū)6施加-4V而達(dá)成福勒諾德海姆程序設(shè)計(jì)。借由于控制柵極10施加+1. 8V、于選擇柵極8施加+1. 8V、于源極區(qū)4施加+IV以及于漏極區(qū)施加+OV而達(dá)成N溝道裝置的讀取。借由于控制柵極10施加-6V、于選擇柵極 8施加+3. 3V、于源極區(qū)4施加+6V以及于漏極區(qū)6施加+6V而達(dá)成N溝道裝置的刪除。如圖3所示，第二實(shí)施例的2T非易失性存儲(chǔ)器裝置沈包括基板沈、源極區(qū)30、 漏極區(qū)32、選擇柵極34以及控制柵極36?？捎谶x擇柵極34及控制柵極36下設(shè)置連續(xù)層 (continuous layer) 38。在控制柵極36下的部分連續(xù)層38可包括含多個(gè)硅納米晶體42 的電荷存儲(chǔ)部分40。再一非限定的實(shí)施例中，連續(xù)層38為二氧化硅。在圖3的存儲(chǔ)器裝置沈的源極、漏極區(qū)30、32，根據(jù)欲得裝置種類(lèi)(亦即NMOS或 PM0S)可為η摻雜區(qū)或ρ摻雜區(qū)。并且，選擇柵極34及控制柵極38可包括多晶硅層、多晶硅化物金屬層(polycide metal layer)或其他金屬層。以上述方式排列的選擇柵極34及連續(xù)層38形成了可以開(kāi)關(guān)存儲(chǔ)器裝置沈的選擇晶體管22。以上述方式排列的控制柵極 36、電荷存儲(chǔ)部分40以及漏極區(qū)32形成了可以在存儲(chǔ)器裝置沈中存儲(chǔ)信息的存儲(chǔ)晶體管 46。數(shù)個(gè)此類(lèi)型的存儲(chǔ)器裝置沈可組裝在一起而制得存儲(chǔ)器陣列。在一實(shí)施例中，圖3的裝置的程序設(shè)計(jì)操作是借由源極側(cè)注入(source side
5injection, SSI)機(jī)制或福勒諾德海姆穿隧機(jī)制，將電子注射進(jìn)入電荷存儲(chǔ)晶體管46的電荷存儲(chǔ)部分40中。而借福勒諾德海姆穿隧機(jī)制進(jìn)行刪除操作。當(dāng)存儲(chǔ)器裝置沈作為P-溝道裝置時(shí)，借由于控制柵極36施加-IV、于選擇柵極 34施加-3. 3V、于源極區(qū)30施加電流1至2 μ A以及于漏極區(qū)32施加-6V而達(dá)成源極極注入程序設(shè)計(jì)。另外也可借由于控制柵極36施加+8V、于選擇柵極34施加-6V、于源極區(qū)30 施加-4V以及于漏極區(qū)32施加-4V而達(dá)成福勒諾德海姆程序設(shè)計(jì)。在各機(jī)制中，借由各區(qū)的電壓不同所產(chǎn)生的電子接引至控制柵極36從而注射進(jìn)入電荷存儲(chǔ)晶體管的電荷存儲(chǔ)部分40。借由于控制柵極36施加0V、于選擇柵極34施加0V、于源極區(qū)30施加+0. 8V以及于漏極區(qū)34施加+1. 8V而達(dá)成P溝道裝置的讀取。借由于控制柵極36施加-6V、于選擇柵極34施加+3. 3V、于源極區(qū)施加+6V以及于漏極區(qū)32施加+6V而達(dá)成P溝道裝置的刪除。 因各區(qū)彼此的電壓不同而將電子驅(qū)離電荷存儲(chǔ)部分40。當(dāng)存儲(chǔ)器裝置沈作為N-溝道裝置時(shí)，借由于控制柵極36施加+6V、于選擇柵極34 施加+3. 3V、于源極區(qū)30施加電流1至2 μ A以及于漏極區(qū)32施加+5V而達(dá)成源極極注入程序設(shè)計(jì)。另外也可借由于控制柵極36施加+8V、于選擇柵極32施加0V、于源極區(qū)30施加-4V以及于漏極區(qū)32施加-4V而達(dá)成福勒諾德海姆程序設(shè)計(jì)。借由于控制柵極36施加+1. 8V、于選擇柵極34施加+1. 8V、于源極區(qū)30施加+IV 以及于漏極區(qū)32施加+OV而達(dá)成N溝道裝置的讀取。借由于控制柵極36施加-6V、于選擇柵極；34施加+3. 3V、于源極區(qū)30施加+6V以及于漏極區(qū)32施加+6V而達(dá)成N溝道裝置的刪除。如圖4所示，非易失性存儲(chǔ)器裝置48包括基板50、源極區(qū)52、漏極區(qū)Μ、具有選擇柵極60及控制柵極62的柵極56。在控制柵極62下的部分連續(xù)層64可包括含多個(gè)硅納米晶體65的電荷存儲(chǔ)部分66。如圖1至圖3的裝置，存儲(chǔ)器裝置48的源極、漏極區(qū)52、54，根據(jù)欲得裝置種類(lèi)(亦即NMOS或PMOQ可為η摻雜區(qū)或ρ摻雜區(qū)。選擇柵極60及控制柵極62可包括多晶硅層、 多晶硅化物金屬層(polycide metal layer)或其他金屬層。以上述方式排列的選擇柵極 60及連續(xù)層64形成了可以開(kāi)關(guān)存儲(chǔ)器裝置48的選擇晶體管68。以上述方式排列的控制柵極62、電荷存儲(chǔ)部分66以及漏極區(qū)M形成了可以在存儲(chǔ)器裝置48中存儲(chǔ)信息的存儲(chǔ)晶體管70。數(shù)個(gè)此類(lèi)型的存儲(chǔ)器裝置48可組裝在一起而制得存儲(chǔ)器陣列。圖4的裝置48特別適合1. 5T存儲(chǔ)器單元的應(yīng)用。裝置48的程序設(shè)計(jì)控制僅可由福勒諾德海姆穿隧機(jī)制達(dá)成。提供如圖1相關(guān)裝置所述相同偏壓，但在選擇柵極60不提供偏壓，而達(dá)成圖4裝置48的程序設(shè)計(jì)、讀取以及刪除操作?？捎蓚鹘y(tǒng)半導(dǎo)體制造技術(shù)所用的半導(dǎo)體材料形成半導(dǎo)體基板2、觀(guān)、50。該半導(dǎo)體材料可包括硅半導(dǎo)體材料、鍺半導(dǎo)體材料、硅鍺合金半導(dǎo)體材料及絕緣層上覆半導(dǎo)體材料， 但并非以此為限。典型的半導(dǎo)體基板為有適當(dāng)?shù)膿劫|(zhì)極性、摻質(zhì)濃度及結(jié)晶方向的硅半導(dǎo)體基板。柵氧化層12、38、64可包括二氧化硅或其他硅類(lèi)(Si-based)絕緣材料。柵氧化層的厚度可為約5nm至約30nm。
電荷存儲(chǔ)層14、40、66可包括介電材料如二氧化硅、氮化硅或其他硅類(lèi)絕緣材料。 散布在電荷存儲(chǔ)層14、40、66的納米晶體18、42可包括硅或鍺的納米晶體。納米晶體的尺寸(亦即直徑)可為約Inm至lOnm。在一實(shí)施例中，納米晶體的尺寸約為5nm。電荷存儲(chǔ)層的厚度可為約70埃至約400埃?？捎梢换蚨鄬拥亩嗑Ч鑼印⒍嗑Ч杌锝饘賹踊蚪饘賹有纬蛇x擇柵極8、34、60及控制柵極10、36、62，其厚度可為約500埃至約3000埃。在一實(shí)施例中，由厚度約為1000埃的單一層多晶硅層形成選擇及控制柵極。除了形成電荷存儲(chǔ)層14、40、66外，可依據(jù)傳統(tǒng)上互補(bǔ)型金屬氧化物半導(dǎo)體 (CMOS)流程來(lái)制造所公開(kāi)的裝置1、沈、48?？稍诘蛪夯瘜W(xué)氣相沉積(LPCVD)借自我組裝產(chǎn)生納米晶體18、42、65。雖然在圖1、圖3及圖4中所示的納米晶體為球體，典型由LPCVD產(chǎn)生的分離的納米晶體30 —般為半球體或部分球體。納米晶體18、42、65彼此相鄰的平均距離約為2nm或更大，且在電荷存儲(chǔ)層14、40、66的納米晶體的密度約為IO9至1012cm_2。電荷存儲(chǔ)層的厚度為約4nm至約400nm。本領(lǐng)域普通技術(shù)人員可借各種LPCVD的參數(shù)如時(shí)間、壓力、溫度及氣體來(lái)調(diào)整所選擇的納米晶體的尺寸、間距及密度。本公開(kāi)的存儲(chǔ)器裝置的工藝步驟比傳統(tǒng)裝置少，因而可降低其制作成本。傳統(tǒng)上非易失性存儲(chǔ)器裝置需要多層多晶硅層以形成控制及/或選擇柵極。本公開(kāi)僅利用單一多晶硅層來(lái)進(jìn)行相同的功能。在公知裝置中，額外的多晶硅層導(dǎo)致更復(fù)雜的工藝步驟及更多的時(shí)間，因此降低良率。相較于現(xiàn)有的裝置，本公開(kāi)包含與CMOS相容工藝的非易失性存儲(chǔ)器裝置，其在較低成本下有高良率。而相較于現(xiàn)有的裝置，本公開(kāi)的存儲(chǔ)器裝置因較小的位胞(bit-cell)尺寸，也可降低生產(chǎn)成本。雖然本發(fā)明已以數(shù)個(gè)優(yōu)選實(shí)施例公開(kāi)如上，然其并非用以限定本發(fā)明，任何本領(lǐng)域普通技術(shù)人員，在不脫離本發(fā)明的精神和范圍內(nèi)，當(dāng)可作任意的更動(dòng)與潤(rùn)飾，因此本發(fā)明的保護(hù)范圍當(dāng)視隨附的權(quán)利要求所界定的范圍為準(zhǔn)。
權(quán)利要求
1.一種存儲(chǔ)器單元，包括 一基板，具有一源極區(qū)及一漏極區(qū)； 一控制柵極，設(shè)置在該基板上；以及一電荷存儲(chǔ)層，設(shè)置在該基板及該控制柵極間，其中該電荷存儲(chǔ)層包括一具有多個(gè)納米晶體的絕緣材料，以及該控制柵極由一單一多晶硅層組成。
2.如權(quán)利要求1所述的存儲(chǔ)器單元，其中所述多個(gè)納米晶體包括硅或鍺。
3.如權(quán)利要求1所述的存儲(chǔ)器單元，其中所述多個(gè)納米晶體的直徑范圍在Inm至 IOnm0
4.如權(quán)利要求1所述的存儲(chǔ)器單元，其中該電荷存儲(chǔ)層的厚度為70埃至400埃。
5.如權(quán)利要求1所述的存儲(chǔ)器單元，其中該存儲(chǔ)器單元為閃存式存儲(chǔ)器單元。
6.如權(quán)利要求1所述的存儲(chǔ)器單元，其中該漏極區(qū)連接位線(xiàn)，且該控制柵極連接至字線(xiàn)。
7.如權(quán)利要求1所述的存儲(chǔ)器單元，還包括一溝道區(qū)設(shè)置在源極區(qū)及漏極區(qū)間。
8.一種非易失性存儲(chǔ)器裝置，包括一半導(dǎo)體基板，具有一源極區(qū)及一漏極區(qū)，其中該漏極區(qū)連結(jié)為位線(xiàn)，且該控制柵極連結(jié)為字線(xiàn)；一溝道區(qū)，設(shè)置在該源極及漏極區(qū)間； 一電荷存儲(chǔ)層，形成在該溝道區(qū)上；以及一控制柵極，形成在電荷存儲(chǔ)層上，該電荷存儲(chǔ)層的厚度為70埃至400埃， 其中該電荷存儲(chǔ)層包括一具有多個(gè)導(dǎo)電納米晶體的絕緣材料，其中所述多個(gè)納米晶體包括硅或鍺，其直徑范圍在Inm至lOnm。
9.一種形成非易失性存儲(chǔ)器裝置的方法，包括 提供一半導(dǎo)體基板；在該半導(dǎo)體基板中形成源極及漏極區(qū)，該源極及漏極區(qū)由一溝道區(qū)分開(kāi)； 在該基板上形成一電荷存儲(chǔ)層，該電荷存儲(chǔ)層設(shè)置在該源極及漏極區(qū)間；以及在該電荷存儲(chǔ)層上形成一控制柵極，該控制柵極包括一單一多晶硅層， 其中該電荷存儲(chǔ)層包括多個(gè)納米晶體。
10.如權(quán)利要求9所述的方法，其中在所述多個(gè)納米裸片在電荷存儲(chǔ)層的化學(xué)氣相沉積時(shí)，借自我組裝而形成。
全文摘要
本發(fā)明公開(kāi)了一種存儲(chǔ)器單元及非易失性存儲(chǔ)器裝置及其形成方法，所述非易失性存儲(chǔ)器裝置是含有多個(gè)納米晶體的電荷存儲(chǔ)層的非易失性存儲(chǔ)器裝置。該存儲(chǔ)器單元提供具有源極區(qū)及漏極區(qū)的基板。在基板上形成選擇柵極及控制柵極。在選擇柵極及控制柵極之間提供電荷存儲(chǔ)層。在電荷存儲(chǔ)層中的納米晶體的尺寸約1nm至10nm，且可由硅或鍺形成。借由熱電子注射(hot electron injection)、福勒諾德海姆穿隧(FN tunneling)或源極側(cè)注入(source-side injection)進(jìn)行寫(xiě)入操作，而利用福勒諾德海姆穿隧進(jìn)行刪除操作?？刂茤艠O由單一多晶硅層形成，因此減少形成裝置所需的總工藝數(shù)目，因而減少成本。本發(fā)明的非易失性存儲(chǔ)器裝置可以實(shí)現(xiàn)提升性能、降低成本和提高良率的效果。
文檔編號(hào)H01L29/792GK102201453SQ201110058518
公開(kāi)日2011年9月28日 申請(qǐng)日期2011年3月8日 優(yōu)先權(quán)日2010年3月25日
發(fā)明者林崇榮, 池育德 申請(qǐng)人:臺(tái)灣積體電路制造股份有限公司