專利名稱：平面雙擴散金屬氧化物半導體器件及其制作方法
技術領域：
本發(fā)明涉及半導體技術領域，尤其涉及一種平面雙擴散金屬氧化物半導體器件的制作技術。
背景技術：
雙擴散晶體管(Double diffused MOS， DMOS )是一種金屬氧化物半導體場效應晶體管(Metal Oxide Semiconductor Field Effect Transistor, MOSFET),
利用擴散來形成其晶體管區(qū)域。雙擴散晶體管通常被用以作為用于高電壓的功率集成電路中的功率晶體管，在低順向壓降的要求下，提供較高的每單位面積電流。
雙擴散晶體管的一種類型是Planar DMOS (Planar Double-di他sed MetalOxide Semiconductor,平面雙擴散金屬氧化物半導體)，如圖1所示，在PlanarDMOS工藝中，Rdson = Rch + Ra + Rjfet + Repi + Rsub+Rc。其中，Rdson為導通電阻(static drain-source on-resistance )， Rch為溝道電阻(channel resistance),Ra為表面積累層電阻(accumulate resistance), Rjfet為結型場效應晶體管導通電阻(JFET resistance), Repi為夕卜延層電阻(epitaxial layer resistance ), Rsub為襯底電阻(substrate resistance), Rc為接觸電阻(contact resistance)。 Rdson越小，Planar DMOS的性能越好。
現(xiàn)有制作Planar DMOS的工藝是直接在晶圓的外延層上制作Planar DMOS器件，使用這種制作方法制作Planar DMOS器件，使得管芯在導通的時候損耗層(depletion layer)寬度(widthl)比較大，電流的通道"頸"(width2 )比較窄，從而使得"頸"部電阻率比較高，所以Rjfet比較大，進而導致Planar DMOS器件的Rdson較大，影響Planar DMOS器件的性能。

發(fā)明內容
本發(fā)明實施例提出一種平面雙擴散金屬氧化物半導體器件及其制作方法，
用以減小Planar DMOS器件的Rjfet，提高Planar DMOS器件的性能。
本發(fā)明實施例提出一種平面雙擴散金屬氧化物半導體器件的制作方法，包
括
向晶圓外延層的表層注入第一摻雜原子，使外延層表層的摻雜濃度高于外延層其它部分的摻雜濃度；
將第 一摻雜原子驅入晶圓外延層；
利用所述晶圓制作平面雙擴散金屬氧化物半導體器件。
本發(fā)明實施例^:出一種平面雙擴散金屬氧化物半導體器件，所述半導體器件的晶圓外延層表層的摻雜濃度高于外延層其它部分的摻雜濃度。
本發(fā)明技術方案在制作Planar DMOS器件之前，在晶圓外延層的表層注入摻雜原子，使外延層表層的摻雜濃度高于外延層其它部分的摻雜濃度，并將摻雜原子驅入外延層，使得減小了晶圓外延層一定深度的電阻率，使損耗層寬度減小，電流的通道變寬，降低了 Planar DMOS器件的Rjfet,從而降低了 Rdson，提高了 Planar DMOS器件的性能。


圖1為現(xiàn)有平面雙擴散金屬氧化物半導體器件的示意圖2為本發(fā)明實施例中Planar DMOS器件制作方法的流程圖3為本發(fā)明實施例中向晶圓外延層的表層注入摻雜原子的方法示意圖4為利用本發(fā)明實施例方法制作的Planar DMOS器件的示意圖5為本發(fā)明實施例中將第一摻雜原子驅入晶圓外延層的方法示意圖6為利用處理后的晶圓制作Planar DMOS器件的方法流程圖7為本發(fā)明實施例中硅腐蝕晶圓背面后，向晶圓背面表層注入第三摻雜
原子的方法示意圖8為本發(fā)明實施例中去掉晶圓正面的貼膜并清洗晶圓后，激活向晶圓背
面表層注入的第三摻雜原子的方法示意圖。
具體實施例方式
本發(fā)明實施例提供了 一種平面雙擴散金屬氧化物半導體及其制作方法。本
技術方案在制作Planar DMOS器件之前，在晶圓外延層的表層注入摻雜原子，使外延層表層的摻雜濃度高于外延層其它部分的摻雜濃度，并將摻雜原子驅入外延層，使得減小了晶圓外延層一定深度的電阻率，4吏損耗層寬度減小，電流的通道變寬，降低了 Rjfet,從而降低了 Rdson，提高了 Planar DMOS的性能。進一步地，本技術方案還在現(xiàn)有的PlanarDMOS器件制作方法中增加了兩個步驟，即在硅腐蝕晶圓背面之后增加在晶圓背面表層注入#^雜原子和激活所注入的摻雜原子這兩個步驟，使得晶圓背面表層形成重摻雜，從而增加了晶圓背面表層的電子或者空穴，形成電性活躍區(qū)，使得晶圓背面的金屬與晶圓之間的接觸電阻減小，源漏二極管正向導通電壓減小，最終使得Planar DMOS器件的性能得到進一步地提高。
參閱圖2所示，PlanarDMOS器件的制作方法包括如下流程
S201、向晶圓外延層的表層注入第一摻雜原子，使外延層表層的摻雜濃度高于外延層其它部分的摻雜濃度(參閱圖3)。
其中，晶圓可以是硅晶圓，也可以是用其它半導體材料制成的晶圓。
第一摻雜原子包括磷原子。
向晶圓外延層的表層注入第一摻雜原子的方法包括將晶圓外延層放在離子注入機的一端，將摻雜源放在離子注入機的另一端。在摻雜源一端，第一摻雜原子被離化(帶有一定的電荷)，被電場加到超高速，進入晶圓外延層的表層。
參閱圖4所示，向晶圓外延層的表層注入第一摻雜原子的目的是減小晶圓外延層一定深度的電阻率，使損耗層(depletion layer)寬度(widthl)減小，電流的通道(width2)變寬，降低了 Rjfet,從而降低了 Rdson,提高了 PlanarDMOS的性能。向晶圓外延層的表層注入第 一摻雜原子時采用的能量、第 一摻雜原子的劑
量可以根據(jù)需要調整(比如采用的能量可以是80KeV,劑量可以是1E12)。通常，采用的能量越大，注入深度就越深，晶圓外延層一定深度的電阻率的減小量就越大，Rjfet的減小量就越大，從而Rdson的減小量就越大，Planar DMOS的性能就越好。第一摻雜原子的劑量越大，晶圓外延層一定深度的電阻率的減小量就越大，Rjfet的減小量就越大，從而Rdson的減小量就越大，Planar DMOS的性能就越好。
5202、 將第一摻雜原子驅入晶圓外延層(參閱圖5)。由于向晶圓外延層的表層注入第一摻雜原子時，4參雜未激活，將第一摻雜
原子驅入晶圓外延層就是將第一摻雜原子推伸入晶圓外延層，使第一摻雜原子與晶圓外延層的原子融合。
將第 一摻雜原子驅入晶圓外延層時，可以將晶圓外延層放置于抗氧化環(huán)境中以防止外延層被氧化(比如可以放置于氮氣環(huán)境中)，驅入的溫度可以根據(jù)需要調整，比如可以將溫度控制在1150攝氏度。
5203、 利用上述晶圓制作Planar DMOS器件。
利用上述晶圓制作Planar DMOS器件的方法與現(xiàn)有技術相同，大致包括以下流程制作完成晶圓(wafer)的正面；進行晶圓正面的貼膜保護、晶圓背面的減薄、晶圓背面的硅腐蝕；去掉晶圓正面的貼膜并清洗晶圓；在晶圓背面蒸發(fā)金屬(Backmetal);測試等。
另外，還可以按照圖6所示的如下流程利用上述晶圓制作Planar DMOS器件，用這種方法制作的Planar DMOS器件可以進一步減小晶圓背面的金屬與晶圓之間的接觸電阻，進一步減小Rdson，從而進一步提高了 Planar DMOS器件的性能
S601、制作晶圓的正面，并進行晶圓正面的貼膜保護、晶圓背面的減薄、晶圓背面的硅腐蝕。
步驟S601中制作晶圓的正面，并進行晶圓正面的貼膜保護、晶圓背面的減薄、晶圓背面的硅腐蝕與相應現(xiàn)有技術相同，這里不再詳述。
5602、 向晶圓背面表層注入與所述晶圓中已有的第二摻雜原子不相同的第三摻雜原子(如圖7所示)。
晶圓中通常摻雜有銻原子，向晶圓背面表層注入的第三摻雜原子可以是磷原子。
向晶圓背面表層注入第三摻雜原子的方法包括將晶圓放在離子注入機的一端，將摻雜源放在離子注入機的另一端。在摻雜源一端，第三摻雜原子被離化(帶有一定的電荷)，被電場加到超高速，進入晶圓背面表層。
向晶圓背面表層注入第三摻雜原子的目的是使晶圓背面表層形成重摻雜，增加晶圓背面表層的電子或者空穴，形成電性活躍區(qū)，減小背金和晶圓之間的接觸電阻，從而減小源漏二極管正向導通電壓，最終提高PlanarDMOS的性能。
向晶圓背面表層注入第三摻雜原子時采用的能量、第三摻雜原子的劑量可以根據(jù)需要調整(比如采用的能量可以是80KeV，劑量可以是3E15)。通常，采用的能量越大，注入深度就越深，接觸電阻的減小量就越大，Planar DMOS的性能就越好；第三摻雜原子的劑量越大，晶圓背面表層的電子或者空穴的增加量就越大，接觸電阻的減小量就越大，PlanarDMOS的性能就越好。
5603、 去掉晶圓正面的貼膜并清洗晶圓。
5604、 激活向晶圓背面表層注入的第三摻雜原子(如圖8所示)。激活第三摻雜原子的方法為褪火。
由于向晶圓背面表層注入第三摻雜原子時，摻雜未激活，褪火的目的就是使摻雜激活，使第三摻雜原子與半導體原子形成共^H建。
褪火的溫度可以根據(jù)需要調整，比如可以將溫度控制在450攝氏度。
5605、 清洗晶圓，并在晶圓的背面蒸發(fā)金屬。
5606、 測試Planar DMOS的各個性能參數(shù)。
本發(fā)明實施例還提出一種平面雙擴散金屬氧化物半導體器件，該半導體器件的晶圓外延層的表層的摻雜濃度高于外延層其它部分的摻雜濃度。另外，上述平面雙擴散金屬氧化物半導體器件中，晶圓的經(jīng)過硅腐蝕的面 的表層內包括與晶圓中已有的第二摻雜原子不相同的激活的第三摻雜原子。第 三摻雜原子包括磷原子。
明的精神和范圍。這樣，倘若本發(fā)明的這些修改和變型屬于本發(fā)明權利要求及 其等同技術的范圍之內，則本發(fā)明也意圖包含這些改動和變型在內。
權利要求
1、一種平面雙擴散金屬氧化物半導體器件的制作方法，其特征在于，包括向晶圓外延層的表層注入第一摻雜原子，使外延層表層的摻雜濃度高于外延層其它部分的摻雜濃度；將第一摻雜原子驅入晶圓外延層；利用所述晶圓制作平面雙擴散金屬氧化物半導體器件。
2、 如權利要求1所述的方法，其特征在于，所述第一摻雜原子包括磷原子。
3、 如權利要求1或2所述的方法，其特征在于，利用所述晶圓制作平面 雙擴散金屬氧化物半導體器件，進一步包括制作晶圓的正面，并進行晶圓正面的貼膜保護、晶圓背面的減薄、晶圓背 面的硅腐蝕；向所述晶圓背面注入與所述晶圓中已有的第二摻雜原子不相同的第三摻 雜原子；去掉晶圓正面的貼膜、激活所述第三摻雜原子，并對所述晶圓進行清洗處理；在晶圓背面蒸發(fā)金屬。
4、 如權利要求3所述的方法，其特征在于，所述第三摻雜原子包括磷原子。
5、 如權利要求3所述的方法，其特征在于，通過褪火激活所述第三摻雜 原子。
6、 一種平面雙擴散金屬氧化物半導體器件，其特征在于，所述半導體器 件的晶圓外延層表層的摻雜濃度高于外延層其它部分的摻雜濃度。
7、 如權利要求6所述的平面雙擴散金屬氧化物半導體器件，其特征在于， 所述晶圓的經(jīng)過硅腐蝕的面的表層內包括與所述晶圓中已有的第二摻雜原子不相同的激活的第三摻雜原子。
8、如權利要求7所述的平面雙擴散金屬氧化物半導體器件，其特征在于， 所述第三摻雜原子包括磷原子。
全文摘要
本發(fā)明公開了一種平面雙擴散金屬氧化物半導體器件及其制作方法，用以減小平面雙擴散金屬氧化物半導體器件的結型場效應晶體管導通電阻，提高平面雙擴散金屬氧化物半導體器件的性能。本發(fā)明技術方案在制作Planar DMOS器件之前，在晶圓外延層的表層注入第一摻雜原子，使外延層表層的摻雜濃度高于外延層其它部分的摻雜濃度，并將第一摻雜原子驅入外延層，使得減小了晶圓外延層一定深度的電阻率，使損耗層寬度減小，電流的通道變寬，降低了結型場效應晶體管導通電阻，從而降低了導通電阻，提高了平面雙擴散金屬氧化物半導體器件的性能。
文檔編號H01L21/336GK101459084SQ20081011929
公開日2009年6月17日 申請日期2008年9月2日 優(yōu)先權日2008年9月2日
發(fā)明者劉鵬飛, 方紹明, 王心強, 勇 陳, 陳洪寧 申請人:北大方正集團有限公司;深圳方正微電子有限公司