專利名稱：半導(dǎo)體器件和采用該半導(dǎo)體器件的半導(dǎo)體存儲(chǔ)器的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種半導(dǎo)體器件和一種半導(dǎo)體存儲(chǔ)器，尤其是涉及一種用于將兩個(gè)晶體管的源/漏區(qū)相互連接的技術(shù)。
背景技術(shù)：
現(xiàn)在，包括EEPROM(電可擦可編程只讀存儲(chǔ)器)的非易失存儲(chǔ)器被廣泛應(yīng)用于比如移動(dòng)電話。例如，一個(gè)EEPROM根據(jù)是否有一個(gè)電荷存儲(chǔ)于它的浮動(dòng)?xùn)胖?，僅僅允許在每一存儲(chǔ)單元晶體管(cell transistor)中存儲(chǔ)一比特的信息。然而，為了促進(jìn)器件尺寸的減小，應(yīng)當(dāng)最好是使一個(gè)單元晶體管具有多比特結(jié)構(gòu)，它允許在該單元晶體管中存儲(chǔ)二比特或更多比特的信息。
過(guò)去，人們已經(jīng)提出多種形式的多比特晶體管，本人已經(jīng)注意到，這種類型的多比特晶體管包括一個(gè)形成有多個(gè)溝槽(groove)的硅襯底和形成于溝槽側(cè)壁上的浮動(dòng)?xùn)?。為了詳?xì)了解此類多比特晶體管，比如可以參考日本專利3249811和3249812。
在上述多比特晶體管中，源/漏區(qū)被形成于溝槽的底部，而一溝道區(qū)被形成于硅襯底的表面。因而，所述源/漏區(qū)和溝道區(qū)彼此位于不同的層次(level)上。此結(jié)構(gòu)與一種典型的MOS(金屬氧化物半導(dǎo)體)晶體管的結(jié)構(gòu)完全不同，這種MOS晶體管的源/漏區(qū)和溝道區(qū)均位于襯底的表面上。
通常，半導(dǎo)體存儲(chǔ)器不僅包括單元晶體管還包括用以選擇晶體管或者存儲(chǔ)體(bank)的選擇晶體管。所述選擇晶體管通常用作MOS晶體管。所述單元晶體管的源/漏區(qū)和所述選擇晶體管的源/漏區(qū)被連接在一起，以便任何一個(gè)所述選擇晶體管在接通時(shí)選擇與其連接的所述單元晶體管或者存儲(chǔ)體。然而，如上所述，選擇晶體管的源/漏區(qū)被形成在襯底的表面上，而單元晶體管的源/漏區(qū)被形成在溝槽的底部。更具體地說(shuō)，這兩類不同晶體管的源/漏區(qū)在層次上彼此不同，也就是說(shuō)，不是位于相同的水平面上。因而，在技術(shù)上，將這兩類晶體管的源/漏區(qū)彼此連接是困難的，至今還未曾實(shí)現(xiàn)。

發(fā)明內(nèi)容
本發(fā)明的一個(gè)目的是提供一種半導(dǎo)體器件和一種半導(dǎo)體存儲(chǔ)器，其允許與一晶體管的溝道區(qū)位于不同層次的該相同晶體管的源/漏區(qū)被容易地連接到其它晶體管的源/漏區(qū)上。
根據(jù)本發(fā)明，一種半導(dǎo)體器件包括一第一和一第二晶體管。該第一晶體管的源/漏區(qū)形成在一個(gè)比它的溝道區(qū)部分低的層次上。該第二晶體管的一溝道區(qū)和源/漏區(qū)形成在與第一晶體管的源/漏區(qū)基本相同的層次上。第一晶體管的源/漏區(qū)之一與第二晶體管的源/漏區(qū)之一在基本相同的水平面上被相互電連接。
而且，根據(jù)本發(fā)明，一種半導(dǎo)體存儲(chǔ)器包括一個(gè)具有多個(gè)凸起的導(dǎo)電型半導(dǎo)體襯底。一個(gè)反導(dǎo)電型的位線被形成在位于相鄰的凸起之間的半導(dǎo)體襯底的主表面上。單元晶體管被布置在多個(gè)陣列的每一行方向和列方向上，每一單元晶體管將所述位線用作源區(qū)或漏區(qū)其中之一。所述溝道區(qū)被形成在至少一個(gè)凸起的頂端。一選擇晶體管被形成為具有溝道區(qū)和源/漏區(qū)，該溝道區(qū)和源/漏區(qū)位于與所述位線基本上相同的層次上用以選擇位線。所述選擇晶體管的源/漏區(qū)之一與位線被在基本相同的水平面上相互電連接。


通過(guò)下面結(jié)合附圖所進(jìn)行的詳細(xì)描述，本發(fā)明的目的和特征將會(huì)變得更加清楚，其中圖1為一局部截面圖，示出具體體現(xiàn)本發(fā)明的一種單元晶體管；圖2示出表示圖1所示單元晶體管的等效電路；圖3為一截面圖，舉例示出一種用于在示例性實(shí)施例的單元晶體管中寫入數(shù)據(jù)的寫模式；圖4A至4D為截面圖，示出所述示例性實(shí)施例的單元晶體管可實(shí)現(xiàn)的四種不同狀態(tài)；圖5A和5B為截面圖，示出一種用于在示例性實(shí)施例的單元晶體管中讀出數(shù)據(jù)的讀出模式；圖6A和6B為截面圖，用于理解一個(gè)狀態(tài)(1，0)怎樣被從所述示例性實(shí)施例的單元晶體管中感測(cè)；圖7為一截面圖，用于理解一種將被注入在構(gòu)成所述單元晶體管一部分的浮動(dòng)?xùn)胖械碾娮俞尫诺木唧w方法；圖8為一結(jié)構(gòu)圖，示意性地示出所述示例性實(shí)施例的一種半導(dǎo)體存儲(chǔ)器的總體結(jié)構(gòu)；圖9為部分剖視的局部透視圖，示出所述示例性實(shí)施例的所述半導(dǎo)體存儲(chǔ)器；圖10至35為部分剖視的局部透視圖，舉例示出制造示例性實(shí)施例的所述半導(dǎo)體存儲(chǔ)器的一系列步驟；圖36為一透視圖，示出根據(jù)本發(fā)明的所述半導(dǎo)體存儲(chǔ)器的一個(gè)可選實(shí)施例；圖37為一透視圖，示出被包含在所述可選實(shí)施例中的三種不同金屬線；圖38A至57為截面圖，舉例示出制造所述可選實(shí)施例的所述半導(dǎo)體存儲(chǔ)器的一系列步驟；圖58為一截面圖，示出表示本發(fā)明另一可選實(shí)施例的一種S型存儲(chǔ)器的具體結(jié)構(gòu)；圖59為一截面圖，示出表示本發(fā)明再一優(yōu)選實(shí)施例的一種L型存儲(chǔ)器的具體結(jié)構(gòu)；圖60示出一表格，列出在圖58所示實(shí)施例的每一寫模式，讀出模式和刪除模式下，被施加在源/漏區(qū)BL1和BL2及控制柵CG上的具體電壓；圖61示出一表格，列出在圖59所示實(shí)施例的每一寫模式，讀出模式和刪除模式下，被施加在源/漏區(qū)BL1和BL2及控制柵CG上的具體電壓。
具體實(shí)施例方式
參見(jiàn)圖1，示出一種被包含在本發(fā)明的半導(dǎo)體存儲(chǔ)器中的單元晶體管。如圖所示，以TC標(biāo)記的單元晶體管被形成在一個(gè)P型硅襯底12上，該硅襯底12是一種導(dǎo)電型的半導(dǎo)體襯底。一P型阱13被形成于該P(yáng)型硅襯底12內(nèi)。多個(gè)凸起13a(僅示出一個(gè))從該P(yáng)型硅襯底12的主表面凸出。
位線BL1和BL2被在該凸起13a的兩側(cè)形成于該P(yáng)型阱13的表面上。更具體地說(shuō)，一種與所述P型阱13的導(dǎo)電型相反的N型雜質(zhì)的離子被注入在被預(yù)期要形成所述位線BL1和BL2的位置的所述P型阱13的表面。所述位線BL1和BL2被并排地排列在存儲(chǔ)器單元陣列的行方向上，并在各自的列方向上延伸。
在所述凸起13a的上表面形成一柵極絕緣層或第一絕緣層15c。該凸起13a具有一對(duì)彼此相對(duì)的側(cè)壁13b，在側(cè)壁13b上形成有反導(dǎo)電型即N型區(qū)域17，區(qū)域17在導(dǎo)電型上與凸起13a的相反。所述N型區(qū)域17的雜質(zhì)濃度被選擇在1/100與1/10000之間以下，最好是1/1000，與位線BL1和BL2的濃度一樣高。
隧道絕緣層或第二絕緣層15a分別覆蓋側(cè)壁13b中之一與位線BL1和另一側(cè)壁13b與位線BL2。位線BL1和BL2起到源/漏區(qū)的雙作用，這將在后面進(jìn)行描述。在此意義上，位線BL1和BL2有時(shí)將被稱為源/漏區(qū)。
浮動(dòng)?xùn)臚G1和FG2分別面向源/漏區(qū)BL1和BL2和凸起13a的相對(duì)側(cè)壁13b，并通過(guò)隧道絕緣層15a將它們連接。在每一浮動(dòng)?xùn)臚G1和FG2上形成交互多晶(inter-polycrystalline)絕緣層或第三絕緣層15b。在該示例性實(shí)施例中，隧道絕緣層15a，交互多晶絕緣層15b和柵極絕緣層15c全都由氧化硅形成。
一控制柵CG通過(guò)交互多晶絕緣層15b面向浮動(dòng)?xùn)臚G1和FG2，并通過(guò)柵極絕緣層15c面向凸起13a的上表面13c。作為選擇，所述控制柵CG也可以包括面向浮動(dòng)?xùn)臚G1和FG2并且具有介于兩者之間的交互多晶絕緣層15b的分段，以及面向上表面13c并且具有介于兩者之間的柵極絕緣層15c的分段。在這樣一種選擇情形下，上述分段將彼此電隔離并被獨(dú)立地電控制。
所述浮動(dòng)?xùn)臚G1和FG2以及控制柵CG都由多晶硅形成。實(shí)際上，有多個(gè)控制柵CG被排列在列方向上并在每行的方向上延伸，這將在后面進(jìn)行描述。所述控制柵CG分別起到字線WL0，WL1等等的作用。
在該示例性實(shí)施例中，在相對(duì)的側(cè)壁13b的表面層和凸起13a的頂面上以一種三維結(jié)構(gòu)形成一溝道區(qū)330。由此得出結(jié)論，該溝道區(qū)330與源/漏區(qū)BL1和BL2在層次或者高度上彼此互不相同，即，后者的一部分位于前者的下方。這種結(jié)構(gòu)與其源/漏區(qū)和溝道區(qū)形成在襯底表面上的上述典型MOS晶體管的結(jié)構(gòu)完全不同。
圖2示出表示圖1所示單元晶體管TC的一個(gè)等效電路，其中包括與之相關(guān)聯(lián)的不同電容。該電容由下列電容器表示在控制柵CG與凸起13a的頂面13c之間的一電容器CCG，在彼此面對(duì)的控制柵CG與浮動(dòng)?xùn)臚G1(FG2)之間的一電容器CCF1(CCF2)，在彼此面對(duì)的浮動(dòng)?xùn)臚G1(FG2)與凸起13a的側(cè)壁13b之間的一電容器CFG1(CFG2)，以及在彼此面對(duì)的浮動(dòng)?xùn)臚G1(FG2)與源/漏區(qū)BL1(BL2)之間的一電容器CFS(CFD)。
下文將描述該單元晶體管TC的驅(qū)動(dòng)方法。首先，參見(jiàn)圖3以描述2比特?cái)?shù)據(jù)是怎樣被寫入該單元晶體管TC的。在該示例性實(shí)施例中，電子能被選擇地注入浮動(dòng)?xùn)臚G1和FG2任何之一，它們位于凸起13a的相對(duì)側(cè)。如圖3所示，作為例子，為了將電子注入圖中的右側(cè)浮動(dòng)?xùn)臚G2，比如一個(gè)2.2V的柵壓被施加在控制柵CG上，而比如一個(gè)6V的電壓被施加在源/漏區(qū)BL2上，電子應(yīng)能被注入該源/漏區(qū)BL2。同時(shí)，所述襯底12和其它源/漏區(qū)BL1接地。結(jié)果，一個(gè)用于寫入的電位差即6V就被施加在源/漏區(qū)BL1和BL2之間。
在圖3所示的條件下，被施加到控制柵CG的正電位導(dǎo)致在凸起13a的頂面13c的表面形成一個(gè)反型層13d。如此形成的該反型層13d導(dǎo)致N型區(qū)域被彼此電互連。因?yàn)樗雒恳籒型區(qū)域17與所述N型源/漏區(qū)BL1和BL2其中之一相連接，所述N型源/漏區(qū)BL1和BL2它們自身被相互連接。因而，一種載體，在此示例性實(shí)施例中為電子，流過(guò)用箭頭50和52標(biāo)示的路徑。
請(qǐng)注意，除了別的以外，電子沿頂面13c流動(dòng)，所述浮動(dòng)?xùn)臚G2被正好設(shè)置在圖中箭頭方向上的右手側(cè)。這些電子因而能夠被直接向前注入浮動(dòng)?xùn)臚G2，而沒(méi)有象在常規(guī)的結(jié)構(gòu)中那樣被導(dǎo)引。這就允許用于將電子吸引向浮動(dòng)?xùn)臚G2的柵壓(寫電壓)VG低于常規(guī)的柵壓。
而且，形成在凸起13a的側(cè)壁13b上的所述N型區(qū)域17用來(lái)降低側(cè)壁13b的電阻，因而用于阻礙側(cè)壁13b上的電位降。從而，一個(gè)比源/漏區(qū)BL1和BL2之間的電壓比如6V稍微低些的較高電壓被施加到頂面13c的相對(duì)端，導(dǎo)致該頂面13c強(qiáng)制地加速電子。結(jié)果，電子被有效地注入浮動(dòng)?xùn)臚G2，如圖3中的箭頭52所示。以此方式，所述N型區(qū)域17也用來(lái)降低了寫電壓VG。
當(dāng)在圖3中電子僅被注入右側(cè)浮動(dòng)?xùn)臚G2時(shí)，假如將被施加到源/漏BL1和BL2上的電壓相互替換，電子就能被注入左側(cè)浮動(dòng)?xùn)臚G1。本示例性實(shí)施例因而執(zhí)行如圖4A至4D所示的四種不同狀態(tài)。圖4A表示存儲(chǔ)位狀態(tài)(1，1)，其中電子未被注入浮動(dòng)?xùn)臚G1或者FG2。圖4B和4C分別表示存儲(chǔ)狀態(tài)(1，0)和(0，1)，在每一狀態(tài)中電子被注入浮動(dòng)?xùn)臚G1或者FG2其中之一。圖4D表示狀態(tài)(0，0)，其中電子被注入兩個(gè)浮動(dòng)?xùn)臚G1和FG2；比如，電子可以被注入右側(cè)浮動(dòng)?xùn)臚G2然后被注入左側(cè)浮動(dòng)?xùn)臚G1。以此方式，本示例性實(shí)施例允許兩位的數(shù)據(jù)(1，1)至(0，0)被選擇地寫入一單個(gè)單元晶體管TC。
本示例性實(shí)施例包括兩個(gè)浮動(dòng)?xùn)臚G1和FG2，并允許電子彼此隔離地存在于所述柵極FG1和FG2。因而，與現(xiàn)有結(jié)構(gòu)相比，即使在單元大小被減小的應(yīng)用情形下，也可以明確地識(shí)別所述浮動(dòng)?xùn)臚G1和FG2哪一個(gè)包含有效的電子。
下面參照?qǐng)D5A和5B以描述兩位數(shù)據(jù)是怎樣從所述單元晶體管TC中讀出的。首先，如圖5A所示，比如2.2V的柵壓VG被施加到所述控制柵CG上。隨后，比如1.6V的電壓VDD被施加到一個(gè)源/漏區(qū)BL2上，而另一個(gè)源/漏區(qū)BL1和襯底12被接地。因而，讀出被施加在源/漏區(qū)BL1和BL2之間的電位差，即1.6V。在所得的電位分布中，所述控制柵CG的電位為正，因此所述反型層13d被形成在所述凸起13a的頂面13c上。結(jié)果，一漏電流Id1就沿圖5A中箭頭標(biāo)示的方向流動(dòng)。
之后，如圖5B所示，施加到源/漏區(qū)BL1和BL2的電壓被相互替換，而柵壓VG同樣保持為2.2V。結(jié)果，在源/漏區(qū)BL1和BL2之間的電位差被反向，導(dǎo)致一第二漏電流Id2沿圖5B中箭頭標(biāo)示的方向流動(dòng)。
在本示例性實(shí)施例中，由于施加到所述源/漏區(qū)BL1和BL2上的電壓被替換，可以測(cè)量出相繼地流動(dòng)的所述漏電流Id1和Id2。所述漏電流Id1和Id2的值根據(jù)狀態(tài)的不同而不同，這將在下面進(jìn)行描述。因而，可以將電流組(Id1，Id2)與狀態(tài)進(jìn)行一一對(duì)應(yīng)地比較，以確定所述單元處于哪一狀態(tài)。下面將對(duì)在不同狀態(tài)(1，1)至(0，0)流動(dòng)的漏電流進(jìn)行詳細(xì)描述。
圖6A和6B示出該狀態(tài)(1，0)是怎樣被從所述單元晶體管TC檢測(cè)的。如圖6A所示，用與圖5A相同的方式將電壓施加到單元晶體管TC的結(jié)構(gòu)件上，導(dǎo)致漏電流Id1流動(dòng)。在此條件下，盡管右側(cè)浮動(dòng)?xùn)臚G2的電位因電子注入而被降低，但它的電位被電容CCF2和CFD向著所述控制柵CG(2.2V)的正電位和源/漏區(qū)BL2(1.6V)的正電位升高。因而，浮動(dòng)?xùn)臚G2的電位降被限制，從而所述柵極FG2周圍的溝道電阻不會(huì)太高。因而所述漏電流Id1具有一個(gè)相對(duì)大的值。
特別是，與源/漏區(qū)BL2接觸的所述N型區(qū)域17具有一個(gè)基本上等于源/漏區(qū)BL2電位的電位。因而，浮動(dòng)?xùn)臚G2的電位也由于電容CFG2而被向源/漏區(qū)BL側(cè)提高，還降低了所述柵極FG2周圍的溝道電阻。結(jié)果，所述漏電流Id1的值進(jìn)一步增加。
之后，如圖6B所示，施加到源/漏區(qū)BL1和BL2的電壓被相互替換，以使漏電流Id2流動(dòng)。在此情形下，右側(cè)浮動(dòng)?xùn)臚G2的電位因電子注入而被降低。而且，因?yàn)橛覀?cè)源/漏區(qū)BL2被接地，通過(guò)在柵極FG2與區(qū)域BL2之間的電容CFD，浮動(dòng)?xùn)臚G2的電位被向接地電壓降低。隨后，浮動(dòng)?xùn)臚G2的電位低于圖6A的電位，并導(dǎo)致柵極FG2周圍的溝道電阻增加。因而，所述漏電流Id2比先前的漏電流Id1小一些。
特別是，所述N型區(qū)域17使得右側(cè)浮動(dòng)?xùn)臚G2的電位也因電容CFG2而被向接地側(cè)降低，從而漏電流Id2的值被進(jìn)一步減少。如上所述，根據(jù)(Id1，Id2)＝(大，小)就可以確定為狀態(tài)(1，0)。為了確定漏電流Id1和Id2中的較大者，可以利用一讀出放大器將它們每一個(gè)與一個(gè)參考電流進(jìn)行比較，這將在后面進(jìn)行描述。
為了從單元晶體管TC讀出狀態(tài)(0，1)，電子被注入與所述右浮動(dòng)?xùn)臚G2相對(duì)的所述左浮動(dòng)?xùn)臚G1。因而，以與上述相同的方式估算漏電流Id1和Id2，從而保持(Id1，Id2)＝(小，大)。
至于要從單元晶體管TC讀出狀態(tài)(1，1)，電子不被注入浮動(dòng)?xùn)臚G1和FG2中的任何一個(gè)。在此情況下，漏電流Ld1和Id2大，因?yàn)殡娮硬唤档退龈?dòng)?xùn)臚G1的電位或者浮動(dòng)?xùn)臚G2的電位。在右和左方向上這種狀態(tài)是對(duì)稱的，即漏電流Id1和Id2不是彼此不同；(Id1，Id2)＝(大，大)。此外，至于狀態(tài)(0，0)，在右和左方向上建立了對(duì)稱性，因?yàn)殡娮颖蛔⑷敫?dòng)?xùn)臚G1和FG2。因而保持(Id1，Id2)＝(小，小)，意味著漏電流Id1和Id2不是彼此不同的。
下面將描述一種釋放被注入浮動(dòng)?xùn)臚G1和FG2的電子的具體方法，即刪除被存儲(chǔ)的數(shù)據(jù)，其可由示例性實(shí)施例得到。如圖7所示，為了移去電子，將一個(gè)高電位VG比如12V施加到控制柵CG上，同時(shí)襯底12和源/漏區(qū)BL1和BL2接地。在這方面，在控制柵CG與源/漏區(qū)BL1和BL2之間就相對(duì)地形成電位差。比如，控制柵CG與源/漏區(qū)BL1和BL2可以分別被施加6V和-6V的電壓。
在所形成的電位分布中，從浮動(dòng)?xùn)臚G1(FG2)來(lái)看，控制柵CG的電位較高，從而通過(guò)所述交互多晶絕緣層15b電子移到控制柵CG。當(dāng)然，通過(guò)使襯底12的電位比控制柵CG的電位高些，可以使電子移到襯底12。
基于所述單元晶體管TC被選入所述存儲(chǔ)單元陣列中的假設(shè)，已經(jīng)對(duì)示例性實(shí)施例的所述寫入、讀出和刪除操作進(jìn)行了圖示和描述。然而，實(shí)際上，該單元晶體管TC有時(shí)未被選擇。即使該單元晶體管TC未被選擇，為了選擇另一單元晶體管TC，位線BL1被施加驅(qū)動(dòng)電壓VDD。在此情況下，由于在浮動(dòng)?xùn)臚G1與位線BL1之間存在一大電容CFS，則未被選擇的單元晶體管TC的浮動(dòng)?xùn)臚G1的電位被拉向該位線BL1的電位。結(jié)果，在浮動(dòng)?xùn)臚G1與源/漏區(qū)BL1之間的電位差減小，從而在浮動(dòng)?xùn)臚G1與區(qū)域BL1之間的隧道絕緣層15a被防止受所述強(qiáng)電場(chǎng)的作用。因而，成功地防止了將會(huì)損壞該隧道絕緣層15a的一隧道電流流過(guò)該絕緣層15a。
需要注意的是，在浮動(dòng)?xùn)臚G1(FG2)與源/漏區(qū)BL1(BL2)之間的電容CFS(CFD)在獲得與未被選擇條件、寫入、讀出和刪除相關(guān)的優(yōu)點(diǎn)方面起到一個(gè)重要的作用。在本示例性實(shí)施例中，為了減小浮動(dòng)?xùn)臚G1和FG2之間的距離，浮動(dòng)?xùn)臚G1(FG2)被設(shè)置在源/漏區(qū)BL1(BL2)的上方，從而減小了器件大小并增大了電容CFD和CFS。浮動(dòng)?xùn)臚G1(FG2)與源/漏區(qū)BL1(BL2)彼此相對(duì)的區(qū)域是可以選擇的。然而，當(dāng)該上方區(qū)域變得較大時(shí)就較容易獲得上述優(yōu)點(diǎn)，即使該區(qū)域小時(shí)也能獲得上述優(yōu)點(diǎn)。
參見(jiàn)圖8，對(duì)根據(jù)本示例性實(shí)施例的一種半導(dǎo)體存儲(chǔ)器的總的電路布置進(jìn)行描述。在圖8中，單元晶體管TCi,j是一個(gè)位于第i行和第j列的單元晶體管并且其結(jié)構(gòu)和操作方式與上述相同。每一單元晶體管TCi,j屬于一個(gè)特定的(1列)×(n行)存儲(chǔ)體BNKj(j＝0，1，2，…)；(n行的)n表示一個(gè)可以選擇的自然數(shù)，而B(niǎo)NKj的j表示一個(gè)列數(shù)，對(duì)于屬于該存儲(chǔ)體BNKj的所有單元晶體管Ti,j都是共用的。
每一個(gè)選擇晶體管STEi,j和STOi,j被連接到一個(gè)特定的存儲(chǔ)體BNKj(j＝0，1，2，…)上用于選擇該存儲(chǔ)體BNKj。更具體地是，所述選擇晶體管STEi,j被用于選擇偶數(shù)存儲(chǔ)體BNKj(j＝0，2，4，…)，下文中有時(shí)將被稱作偶數(shù)存儲(chǔ)體選擇晶體管。其它選擇晶體管STOi,j被用于選擇奇數(shù)存儲(chǔ)體BNKj(j＝1，3，5，…)，下文中有時(shí)將被稱作奇數(shù)存儲(chǔ)體選擇晶體管。
在每隔一列的所述偶數(shù)存儲(chǔ)體選擇晶體管STEi,m具有被互連的它們的源/漏區(qū)之一，如圖所示。每一虛擬接地線VGi(i＝0，2，4，…)被連接到節(jié)點(diǎn)A，D和E之一上，而上述源/漏區(qū)被在這些節(jié)點(diǎn)上互連。這也適用于奇數(shù)選擇晶體管STOi,j，除了它們的源/漏區(qū)被互連的節(jié)點(diǎn)被從偶數(shù)存儲(chǔ)體選擇晶體管STEi,j的節(jié)點(diǎn)按照每一列轉(zhuǎn)換之外，如圖所示。
所標(biāo)示的STEi-1,j(j＝0，1，2，3，…)為偶數(shù)存儲(chǔ)體選擇晶體管，每一晶體管用于在被按照列方向計(jì)算的第(i-1)存儲(chǔ)體之中選擇一個(gè)偶數(shù)存儲(chǔ)體。而且，所標(biāo)示的STOi+1,j(j＝0，1，2，3，…)為奇數(shù)存儲(chǔ)體選擇晶體管，每一晶體管用于在被按照列方向計(jì)算的第(i+1)存儲(chǔ)體之中選擇一個(gè)奇數(shù)存儲(chǔ)體。
所述虛擬接地線VGi(i＝0，2，4，…)由鋁或者類似金屬制成，以便使它們的電阻被降低。另一方面，位線BLi(i＝0，1，2，…)作為擴(kuò)散層具有比所述虛擬接地線VGi的電阻大得多的電阻。
下面將描述圖8所示的所述半導(dǎo)體存儲(chǔ)器的操作方式。所述半導(dǎo)體存儲(chǔ)器不通過(guò)將一字線和一位線組合而選擇一單元晶體管，但是首先從一組偶數(shù)存儲(chǔ)體BNKj(j＝0，2，4，…)和一組奇數(shù)存儲(chǔ)體BNKj(j＝1，3，5，…)中選擇其中之一，然后從屬于被選擇的偶數(shù)或者奇數(shù)存儲(chǔ)體BNKj的單元晶體管TCi,j中選擇其中之一。
比如，假設(shè)屬于偶數(shù)存儲(chǔ)體BNK0的單元晶體管TC0,0被選擇。然后，一個(gè)偶數(shù)存儲(chǔ)體選擇線SEi被導(dǎo)致升高以選擇一組偶數(shù)存儲(chǔ)體BNKj(j＝0，2，4，…)，從而開(kāi)啟所述偶數(shù)存儲(chǔ)選擇晶體管STEi,j(j＝0，2，4，…)。同時(shí)，其它選擇線SEi-1，SOi和SOi+1被導(dǎo)致降低因而用以關(guān)閉其柵極被連接到這樣的選擇線上的所有晶體管。在所形成的電壓分布中，處于開(kāi)啟(ON)狀態(tài)的所述偶數(shù)存儲(chǔ)體選擇晶體管STEi,0和STEi,1分別選擇位線BL0和BL1，并將它們分別電連接到虛擬接地線VG0和VG2。同樣地，被連接到其它偶數(shù)存儲(chǔ)體BNK2和BNK4的位線被開(kāi)始與所述虛擬接地線電連接。以此方式，一組偶數(shù)存儲(chǔ)體BNKj(j＝0，2，4，…)被選擇。
隨后，為了在讀出模式下選擇單元晶體管TC0,0，被連接到單元晶體管TC0,0的位線BL0達(dá)到接地電位，位線BL1被施加1.6V電壓作為電壓VDD。之后，所述字線WL0被施加2.2V的電壓作為讀出電壓VG。需要注意的是，這些電壓被通過(guò)一個(gè)存儲(chǔ)體選擇器300從一個(gè)數(shù)據(jù)傳輸線/接地線選擇器302輸出。
上述電壓導(dǎo)致一個(gè)第一漏電流Id1流過(guò)所述單元晶體管TC0,0，參見(jiàn)圖5A。該第一漏電流Id1從一個(gè)讀出放大器304以這樣的順序順序地流過(guò)數(shù)據(jù)傳輸線/接地線選擇器302，存儲(chǔ)體選擇器300，虛擬接地線VG2，節(jié)點(diǎn)D，節(jié)點(diǎn)C，偶數(shù)存儲(chǔ)體選擇晶體管STEi,1，位線BL1，單元晶體管TC0,0，位線BL0，偶數(shù)存儲(chǔ)體選擇晶體管STEi,0，節(jié)點(diǎn)B，節(jié)點(diǎn)A，虛擬接地線VG0，存儲(chǔ)體選擇器300和數(shù)據(jù)傳輸線/接地線選擇器302。在此瞬間，存儲(chǔ)體選擇器300除了選擇所述目標(biāo)偶數(shù)存儲(chǔ)體BNK0之外不選擇偶數(shù)存儲(chǔ)體(BNK2，BNK4，…)的晶體管，防止該漏電流流過(guò)不必要的偶數(shù)存儲(chǔ)體的單元晶體管。
此后，位線BL0和BL1之間的電位差被互相替代，而其它電壓保持相同。結(jié)果，一第二漏電流Id2流過(guò)該單元晶體管TC0,0，參見(jiàn)圖5B。該第二Id2流過(guò)一個(gè)與所述第一漏電流Id1的路線相反的路線。
上述過(guò)程允許該讀出放大器304計(jì)算出流過(guò)該單元晶體管TC0,0的所述第一和第二漏電流Id1和Id2，從而確定“(1，1)”至“(0，0)”四個(gè)狀態(tài)中的哪一個(gè)被存儲(chǔ)在該單元晶體管TC0,0中。
在圖8所示的電路中，第一漏電流Id1不會(huì)恒定不變地流過(guò)作為擴(kuò)散層的高阻位線BL0和BL1，但是流過(guò)所述虛擬接地線VG2(它由鋁制成因而電阻低)直到目標(biāo)存儲(chǔ)體BNK0，然后流過(guò)位線BL1。其后，流過(guò)所述單元晶體管IC0,0的所述漏電流Id1通過(guò)位線BL0流過(guò)該虛擬接地線VG0。
因而，當(dāng)?shù)谝宦╇娏鱅d1流過(guò)上述線路時(shí)的電阻要比當(dāng)它恒定地流過(guò)位線BL0和BL1時(shí)的電阻低些。因而，本示例性實(shí)施例能夠以高速讀出所述第一漏電流Id1和第二漏電流Id2。
在上述特定的過(guò)程中，屬于偶數(shù)存儲(chǔ)體BNK0的單元晶體管TC0,0被選擇。另一方面，選擇屬于奇數(shù)存儲(chǔ)體組BNKi(j＝1，3，5，…)的晶體管TCi,j，則奇數(shù)存儲(chǔ)體選擇線SOi被導(dǎo)致升高因而用以開(kāi)啟所述奇數(shù)存儲(chǔ)體選擇晶體管STOi,j(j＝0，1，2，…)。其它選擇線SEi，SEi-1和SOi+1被導(dǎo)致降低，以便其柵極被連接到這樣的選擇線上的所有晶體管被關(guān)閉。其它過(guò)程與上述選擇偶數(shù)存儲(chǔ)體的過(guò)程相同，為了避免冗余，將不再具體描述。上述選擇一個(gè)單元晶體管的方法有時(shí)被稱為一種虛擬接地系統(tǒng)并被在日本公開(kāi)專利No.3-179775中具體記載。
圖9為一個(gè)示出本示例性實(shí)施例的半導(dǎo)體存儲(chǔ)器的局部剖開(kāi)透視圖。在圖9中，其構(gòu)件與上述構(gòu)件相同并用相同的附圖標(biāo)記表示。如圖所示，在一中間層絕緣膜(未示出)中埋設(shè)有一導(dǎo)電插塞63。所述虛擬接地線VG4被形成于該中間層絕緣膜上并與該導(dǎo)電插塞63電連接。與圖8中的節(jié)點(diǎn)E相對(duì)應(yīng)，該導(dǎo)電插塞63被電連接到所述偶數(shù)存儲(chǔ)體選擇晶體管STEi,2和STi,4的源/漏極互連的點(diǎn)上。每一字線WL0和WL1被圖1的控制柵CG執(zhí)行，沿行方向延伸。
單元晶體管TC0,1的溝道區(qū)由一個(gè)凸起13a的相對(duì)側(cè)壁13b和頂部13c形成，而且其源/漏區(qū)BL2位于由所述頂部13c所形成的溝道區(qū)部分的下方。另一方面，所述偶數(shù)存儲(chǔ)體選擇晶體管STEi,2為一種常規(guī)的MOS晶體管，其具有源/漏區(qū)50和一個(gè)基本上位于相同平面的溝道區(qū)51。
如圖9所示，所述偶數(shù)存儲(chǔ)體選擇晶體管STEi,2沒(méi)有定位于一個(gè)硅襯底12的表面所位于的常規(guī)的層次L1上，而是位于一個(gè)比該層次L1低的層次L2上。該層次L2基本上與所述單元晶體管TC0,1的源/漏區(qū)BL2的層次一致。由此得出結(jié)論，兩個(gè)晶體管STEi,2和TC0,1的源/漏區(qū)50和BL2分別位于基本上相同的平面上，因而能夠在水平方向上容易地相互電連接。這就成功地克服了上述源/漏區(qū)的互連所特有的技術(shù)問(wèn)題。
參見(jiàn)圖10至35，將描述本示例性實(shí)施例的一種制造所述半導(dǎo)體存儲(chǔ)器的方法。首先，如圖10所示，采用一種常規(guī)方法在P型硅襯底12的主表面上形成用于隔離的溝槽(trench)12a(在本示例性實(shí)施例中為STI(淺溝槽隔離))。隨后，在溝槽12a內(nèi)埋設(shè)二氧化硅層或者類似的絕緣層10。然后，襯底12的表面被進(jìn)行熱氧化處理從而形成一層二氧化硅膜18。為了制造所述P型硅襯底12，可以在一個(gè)具有約4.0×1018cm-3的硼濃度的P型襯底上形成一個(gè)具有約1.0×1015cm-3的硼濃度的P型外延層。
如圖11所示，在圖10所示的步驟之后，離子被注入硅襯底12以在襯底12內(nèi)形成P型阱13。更具體地說(shuō)，在下面的條件下離子被連續(xù)四次注入。對(duì)于第一次和第二次離子注入，一個(gè)離子籽(ion seed)為BF2(氟化硼)，對(duì)于第三次和第四次離子注入，為B(硼)。對(duì)于第一次離子注入，加速度能量為15keV，對(duì)于第二次離子注入為45keV，對(duì)于第三次離子注入為20keV，而對(duì)于第四次離子注入為40keV。此外，第一次離子注入的劑量為5.0×1011cm-2，第二次離子注入為5.0×1011cm-2，第三次離子注入為6.0×1012cm-2，而第四次離子注入為5.0×1012m-2。
之后，如圖12所示，采用蝕刻法將全部氧化硅膜18除去。如圖13所示，襯底12的表面再次被實(shí)行熱氧化處理以形成柵極絕緣層15c，它為一氧化硅層。該柵極絕緣層15c約10nm(納米)厚。之后，在該柵極絕緣層15c上以此順序依次形成一個(gè)約10nm厚的氮化硅層25，一個(gè)4nm厚的氧化硅層26和一個(gè)50nm厚的氮化硅層27。這些層是通過(guò)CVD(化學(xué)汽相淀積)法形成的。根據(jù)對(duì)下面的連續(xù)步驟的描述，被堆疊在襯底12上的這些層的作用將變得更加清楚。
如圖14所示，在圖13所示的位于疊層頂部的所述氮化硅層27上涂覆一層光致抗蝕劑層45。然后，該光致抗蝕劑層45被采用光刻法圖形化成條狀。隨后，所述柵極絕緣層15c，氮化硅層25，氧化硅層26和氮化硅層27，絕緣層10和P型阱13通過(guò)圖形化的光致抗蝕劑材料或者掩模45被蝕刻。結(jié)果，在隨后將形成單元晶體管(下文中的存儲(chǔ)器單元部分332)的位置形成溝槽28。每一溝槽28的深度是可以選擇的，在本示例性實(shí)施例中約為380nm。相鄰溝槽之間的距離約為160nm。
此外，這樣實(shí)行上述蝕刻，即，在隨后將形成選擇晶體管(下文中的選擇晶體管部分334)的位置，所述P型阱13和絕緣層10在彼此基本相同的平面內(nèi)被暴露在外部。蝕刻之后，采用灰化法除去所述光致抗蝕劑層45。
隨后，如圖15所示，采用CVD法，在圖14所示的疊層的全部暴露表面上形成一個(gè)約20nm厚的氧化硅層29。如圖16所示，然后氧化硅層29被在厚度方向上各向異性地蝕刻，而剩下每一溝槽28的側(cè)壁不進(jìn)行蝕刻。比如可以通過(guò)RIE(反應(yīng)離子蝕刻)而實(shí)現(xiàn)該各向異性蝕刻。
在圖16所示的步驟之后，在選擇的晶體管部分334內(nèi)以條狀形式形成一光致抗蝕劑層60。然后，通過(guò)所述光致抗蝕劑條或掩模60注入砷離子因而在P型阱13上形成所述位線BL1至BL4。此時(shí)，剩余在每一溝槽28的側(cè)壁上的所述氧化硅層29可以防止砷離子被注入。而且，充當(dāng)掩模的所述凸起13a允許在溝槽28的底部以一種自對(duì)準(zhǔn)方式形成位線BL1至BL4。一種用于上述離子注入的離子籽是As(砷)。所述離子注入可以在15keV的加速度能量和2.0×1014cm-2的劑量的條件下實(shí)現(xiàn)。
在圖18中，為了能夠在一平面圖中清楚地顯示位線BL1至BL4的結(jié)構(gòu)，光致抗蝕劑條60被用虛線表示。
如圖19所示，在每一溝槽28的側(cè)壁上的氧化硅層29被蝕刻約10nm以形成非常薄的膜，但是這樣的薄膜未被示出。隨后，如圖20所示，砷離子被注入每一凸起13a的側(cè)壁13b內(nèi)，因而形成N型區(qū)域17。為了在側(cè)壁13b內(nèi)注入砷離子，P型硅襯底12應(yīng)該僅僅相對(duì)于注入方向被傾斜。在本示例性實(shí)施例中，一條垂直于襯底12的直線n1相對(duì)于離子注入方向n0傾斜約+/-20°。
圖20所示的離子注入是在以As為離子籽、10keV加速度能量和5.0×1011cm-2劑量的條件下實(shí)現(xiàn)的。此外，剩余在每一凸起13a的側(cè)壁上的氧化硅層29可防止砷離子被過(guò)度地注入側(cè)壁13b。在該離子注入之后，通過(guò)灰化法除去該光致抗蝕劑層60。
溝槽28的表面層要用來(lái)實(shí)現(xiàn)器件的溝道，所以所述表面層的特性對(duì)器件的性能具有決定性的影響。因而，在以后的步驟中必須保護(hù)所述表面以避免被污染。為此目的，如圖21所示，本示例性實(shí)施例通過(guò)熱氧化法在溝槽28的側(cè)壁和底部形成一個(gè)約4nm厚的犧牲氧化硅層31。該犧牲氧化硅層31成功地保護(hù)溝槽28的表面以避免被污染。而且，該層31用來(lái)除去尤其是溝槽28的表面層的晶格缺陷，從而防止器件性能劣化。需要注意的是，所述犧牲氧化硅層31被形成在位線BL1至BL4的未被所述光致抗蝕劑層60覆蓋的部分上的選擇晶體管部分334內(nèi)。
然后，通過(guò)CVD法，在包含溝槽28的所述疊層的全部的被暴露表面上形成一個(gè)約60nm厚的氮化硅層30。這之后，在該氮化硅層30的與選擇晶體管部分334相對(duì)應(yīng)的部分上以條狀形式涂覆一層光致抗蝕劑層61。
如圖22所示，該氮化硅層30被在厚度方向上各向異性地蝕刻，以便在溝槽28內(nèi)的層30內(nèi)形成槽30a。另一方面，在選擇晶體管部分334內(nèi)，充當(dāng)掩模的所述光致抗蝕劑層61的圖案被轉(zhuǎn)換到氮化硅層30上。
在圖23所示的步驟之后，所述犧牲氧化硅層31和每一位線BL1至BL4的一部分被選擇性地蝕刻，而氮化硅層30作為掩模。結(jié)果，在每一位線BL1至BL4內(nèi)形成一個(gè)約10nm深的凹槽32。
然后，如圖24所示，為了降低位線BL1至BL4的電阻，砷離子通過(guò)槽30a被注入位線BL1至BL4。被如此注入砷離子的部分33構(gòu)成了高濃度區(qū)域，即，在列方向上降低位線BL1至BL4的電阻的n+區(qū)域。該注入是在As離子籽、30keV加速度能量和3.0×1015cm-2劑量的條件下實(shí)現(xiàn)的。
如圖25所示，所述凹槽32通過(guò)氮化硅層或掩模30被進(jìn)行選擇性的熱氧化處理，從而形成選擇性氧化層15d。在選擇晶體管部分334內(nèi)，位線BL1至BL4的未被涂覆氮化硅層30的部分也被氧化，以便在此形成所述選擇性氧化層15d。
在已經(jīng)形成所述選擇性氧化層15d之后，采用灰化法除去光致抗蝕劑層61，然后采用蝕刻法除去氮化硅層27和30。在該蝕刻期間，氧化硅層26和犧牲氧化層31起到一種阻止蝕刻的作用。隨后，采用蝕刻法除去氧化硅層26以達(dá)到該層26被完全除去，但是選擇性氧化層15d被保留的程度。在該蝕刻期間，氮化硅層25起到一種阻上蝕刻的作用。圖26示出所形成的疊層的結(jié)構(gòu)。
如圖27所示，在圖26所示的狀態(tài)下，溝槽28的底部和側(cè)壁被再次進(jìn)行熱氧化處理從而形成所述約5nm厚的隧道絕緣層15a。該隧道絕緣層15a應(yīng)當(dāng)最好具有良好的性能，因?yàn)樗鼈兊男阅軐?duì)于器件的操作具有決定性的影響。為此目的，本示例性實(shí)施例通過(guò)等離子體氧化形成所述隧道絕緣層15a，它是利用一種采用一徑向線隙縫天線的微波激勵(lì)的、高密度等離子體設(shè)備并在等離子體設(shè)備中通入一種氪(Kr)和氧氣(O2)的混合氣體而實(shí)現(xiàn)的。
在上述等離子體設(shè)備中，被微波激勵(lì)的Kr撞擊O2從而生成大量的原子狀態(tài)的氧O*。該原子狀態(tài)的氧O*容易進(jìn)入溝槽28的表面層并以基本上相同的速率氧化溝槽28的底部和側(cè)面，而與平面方向無(wú)關(guān)。從而，在溝槽28的角部形成具有均勻厚度的所述隧道絕緣層15，如圓圈中的放大圖所示。為了詳細(xì)地了解等離子體氧化技術(shù)，比如可以參見(jiàn)日本應(yīng)用物理學(xué)工程師第48次聯(lián)席會(huì)議的文件No.29p-YC-4以及日本專利公開(kāi)說(shuō)明書(shū)No.2001-160555。需要注意的是，所述隧道絕緣層15a被形成于在選擇晶體管部分334內(nèi)的位線BL1至BL4的未被所述選擇性氧化層15d覆蓋的部分上。
圖28示出在圖27所示步驟之后的一個(gè)步驟。如圖所示，在隧道絕緣層15a和氮化硅層25上形成一層多晶硅層34。該多晶硅層34約50nm厚并通過(guò)就地處理預(yù)先摻雜有磷(P)。
隨后，如圖29所示，該多晶硅層34被在厚度或者深度方向上進(jìn)行各向異性的蝕刻。結(jié)果，在氮化硅層25(圖27)上的該多晶硅層34被除去，但是在所述溝槽28側(cè)面上的隧道絕緣層15a的多晶硅層34被保留。被保留在溝槽28側(cè)面上的多晶硅層34構(gòu)成了所述浮動(dòng)?xùn)臚G1和FG2。此后，通過(guò)蝕刻，將圖28中的氮化硅層25除去。
應(yīng)當(dāng)注意氮化硅層25在直到此制造階段中所起的作用。該氮化硅層25已經(jīng)被形成于柵極絕緣層15c上并已經(jīng)保護(hù)柵極絕緣層15c直至圖29所示的步驟。
如圖30所示，在圖29所示的步驟之后，所述疊層的全部被暴露表面被前述等離子體氧化法所氧化。結(jié)果，在柵極絕緣層15c下面的硅被氧化，增加了該層15c的厚度。同時(shí)，浮動(dòng)?xùn)臚G1和FG2的表面被氧化，結(jié)果，形成所述交互多晶絕緣層15b并且每一層的厚度約為8nm。
所述浮動(dòng)?xùn)臚G1和FG2是由多晶硅形成的，以便在浮動(dòng)?xùn)臚G1和FG2的表面上形成無(wú)數(shù)的平面方向不同的晶粒。然而，等離子體氧化允許一氧化硅層被均勻地形成而與平面方向無(wú)關(guān)。這就避免了發(fā)生這樣一種現(xiàn)象所述交互多晶絕緣層15b被局部變薄并且在該變薄部分降低了其絕緣性能。即使當(dāng)多晶硅被摻雜磷時(shí)，也能獲得該優(yōu)點(diǎn)。
如圖31所示，在圖30所示的步驟之后，在該疊層的全部被暴露表面上形成一層多晶硅層37。然后，在該多晶硅層37上以這樣的次序順序地形成WSi(硅化鎢)層36和一個(gè)用作氧化硅層的蓋層38。此后，這些一層位于另一層之上的層被形成圖案以形成字線WL0和WL1以及偶數(shù)存儲(chǔ)體選擇線SE1和SE1-1。該WSi層36用來(lái)降低上述線WL0、WL1、SE1和SE1-1的電阻。
如圖32所示，在圖31所示的步驟之后，在該疊層的全部表面上涂覆一個(gè)光致抗蝕劑層39，然后施行光刻蝕法以僅僅在字線WL0和WL1以及選擇晶體管部分334上保留。
隨后，如圖33所示，通過(guò)蝕刻而將所述交互多晶絕緣層15b的未被字線WL0和WL1覆蓋的部分除去，而所述光致抗蝕劑層39作為掩模。此刻，在字線WL0與WL1之間的柵極絕緣層15c也被輕微地蝕刻。而且，采用一種不同的蝕刻劑通過(guò)蝕刻而將所述浮動(dòng)?xùn)臚G1和FG2的未被字線WL0和WL1覆蓋的部分除去。
如圖34所示，在圖33所示的步驟之后，在所述每一凸起13a的未被字線WL0和WL1所覆蓋的側(cè)壁13b和頂部13c上形成一個(gè)隔離區(qū)40。當(dāng)側(cè)壁13b和頂部13c在毗連的字線WL0和WL1下面形成一個(gè)溝道區(qū)時(shí)，該隔離區(qū)40與在附近的字線WL0和WL1下面的這樣的溝道電隔離。為了形成該隔離區(qū)40，硼離子通過(guò)光致抗蝕劑層或掩模39被注入。此刻，襯底12被相對(duì)于注入方向傾斜，以便在凸起13a的側(cè)壁13b上形成所述隔離區(qū)40。在本示例性實(shí)施例中，如前所述，垂直于P型硅襯底12的直線n1相對(duì)于離子注入方向n0傾斜約+/-20°。更具體地說(shuō)，以20keV的加速度能量和1.0×1013cm-2的劑量注入離子籽BF2。
如圖35所示，在圖34所示的步驟之后，通過(guò)灰化將光致抗蝕劑層39除去。隨后，低濃度的砷離子被在每一偶數(shù)存儲(chǔ)體選擇線SEi和SEi-1的兩側(cè)注入P型阱13。此后的一個(gè)步驟是，采用一種常規(guī)方法在每一偶數(shù)存儲(chǔ)體選擇線SEi和SEi-1的側(cè)面上形成側(cè)壁絕緣層62，它可以是氧化硅層。之后，具有高濃度的砷離子被注入，而所述側(cè)壁絕緣層62充當(dāng)掩模，從而形成所述偶數(shù)存儲(chǔ)體選擇晶體管STEi,j，每一晶體管具有源/漏區(qū)50，而源/漏區(qū)設(shè)有一LDD(輕微摻雜的漏極)結(jié)構(gòu)。在每一偶數(shù)存儲(chǔ)體選擇晶體管STEi,j中，隧道絕緣層15a起到一個(gè)柵極絕緣層的作用。
再次參見(jiàn)圖9，在圖35所示的步驟之后，在整個(gè)疊層上形成一個(gè)氧化硅層或者類似的中間絕緣層(未示出)。隨后，在該中間絕緣層和選擇氧化層15d中形成一個(gè)接觸孔，然后將所述導(dǎo)電插塞63埋在該接觸孔中。例如，該導(dǎo)電插塞63可以具有一個(gè)TiN(氮化鈦)和W(鎢)雙層結(jié)構(gòu)。此后，在該中間絕緣層上形成一個(gè)鋁層，然后將該鋁層圖形化以形成與插塞63電連接的虛擬接地線VG4。按照上述步驟的順序，本示例性實(shí)施例的半導(dǎo)體存儲(chǔ)器就制成了。
下面將描述本發(fā)明的一個(gè)可供選擇的實(shí)施例。在該優(yōu)選實(shí)施例中，其中與前一實(shí)施例相同的構(gòu)件用相同的附圖標(biāo)記來(lái)表示，為了避免冗余，將不再具體描述。
通常，一個(gè)半導(dǎo)體存儲(chǔ)器包括用于驅(qū)動(dòng)單元晶體管的驅(qū)動(dòng)晶體管。在該示例性實(shí)施例中，盡管所述驅(qū)動(dòng)晶體管位于與所述選擇晶體管STE和STO不同的一個(gè)層次或者高度上，但是前者與后者是用相同的步驟形成的。而且，在該示例性實(shí)施例中，用于保護(hù)的絕緣層被形成于在列方向上的凸起的端部。這些絕緣層是通過(guò)與位于半導(dǎo)體存儲(chǔ)器中的LDD晶體管上的所述側(cè)壁絕緣層相同的步驟而形成的，其中LDD晶體管即本示例性實(shí)施例中的所述驅(qū)動(dòng)晶體管和選擇晶體管STE和STO。
此外，在該示例性實(shí)施例中，在行方向上以多個(gè)陣列布置的所述單元晶體管TC被分成多個(gè)塊。一個(gè)器件隔離區(qū)STIa(參見(jiàn)圖36)位于相鄰的單元晶體管塊之間。而且，每一金屬線(下文稱“第一金屬線”)在該行方向上延伸并被連接到處在多個(gè)器件隔離區(qū)STIa內(nèi)的控制柵CG上。在此構(gòu)造中，數(shù)據(jù)可以被并行寫入屬于不同塊的多個(gè)單元晶體管TC或者從其中讀出。
在本示例性實(shí)施例中，正如在前一實(shí)施例中一樣，屬于每一存儲(chǔ)體的所述單元晶體管共用一個(gè)溝道區(qū)。器件隔離區(qū)STIb位于每一存儲(chǔ)體的端部，從而相鄰的存儲(chǔ)體被相互隔離。本示例性實(shí)施例也采用所述虛擬接地系統(tǒng)。更具體地說(shuō)，每一金屬線即接地線(下文有時(shí)稱為“第二金屬線”)在列方向上延伸并且被在分配給一個(gè)存儲(chǔ)體的多個(gè)連接部分連接到源/漏區(qū)。
本示例性實(shí)施例還包括金屬線或者第三金屬線306(參見(jiàn)圖37)，每一金屬線在列方向上延伸。所述第三金屬線306被連接到在相鄰的控制柵之間的源/漏區(qū)，從而與所述虛擬接地線共同協(xié)作而降低了在列方向上的源/漏區(qū)的電阻。每一第三金屬線被分配給一個(gè)特定的存儲(chǔ)體。
參見(jiàn)圖36和37，以便更具體地描述三種不同類型的金屬線的布置。圖36為一透視圖，示出一種半導(dǎo)體存儲(chǔ)器，其采用所述示例性實(shí)施例的虛擬接地系統(tǒng)并且還具有圖8所示的電路結(jié)構(gòu)。圖36示出器件隔離區(qū)STIa和與該區(qū)STIa內(nèi)的除了單元晶體管TC之外的控制柵CG連接的第一金屬線38，它們構(gòu)成了圖8所示的存儲(chǔ)體BNK。在圖36中，示出了在列方向上的凸起端部上的器件隔離區(qū)STIb，但是為了圖面的簡(jiǎn)潔，未示出用于保護(hù)所述區(qū)STIb端部的絕緣層。為了相同的目的，也未示出選擇晶體管STE和STO上的側(cè)壁絕緣膜。后面將對(duì)圖36中未示出的這些構(gòu)件進(jìn)行詳細(xì)描述。
由于下面的原因，器件隔離區(qū)STIa非常重要。為了促進(jìn)速寫和速讀，單元晶體管TC應(yīng)當(dāng)最好是被分成多個(gè)塊212。器件隔離區(qū)STIa被設(shè)置在相鄰的塊212之間，每一個(gè)塊212在行方向上延伸。每一塊212包括比如32個(gè)或64個(gè)單元晶體管TC，它們的源極和漏極BL被在行方向上順次連接。在每一塊中，多個(gè)單元晶體管TC的控制柵CG被互連。
下面將對(duì)器件隔離區(qū)STIa的重要性進(jìn)行更詳細(xì)的詳細(xì)。假設(shè)多個(gè)單元晶體管TC的源極和漏極BL被串連。然后，當(dāng)數(shù)據(jù)被同時(shí)寫入這些晶體管TC中的一些時(shí)，數(shù)據(jù)有可能甚至被寫入意想不到的單元晶體管。假如單元晶體管TC被器件隔離區(qū)STIa分成多個(gè)塊212，并假如數(shù)據(jù)被允許在同時(shí)僅僅寫入屬于不同塊212的單元晶體管TC，就能夠解決此問(wèn)題。此外，此結(jié)構(gòu)能保持高的寫速度。而且，假如數(shù)據(jù)僅僅從屬于不同塊212的單元晶體管TC中同時(shí)讀出，則能夠避免發(fā)生這樣的現(xiàn)象，即電流流向不是所希望的單元晶體管TC。
所述器件隔離區(qū)STIa應(yīng)當(dāng)最好是這樣的STI區(qū)，它占據(jù)最小的面積因而減小了半導(dǎo)體存儲(chǔ)器的總體尺寸。
在本示例性實(shí)施例中，上述第一金屬線或者導(dǎo)線38比如由鋁制成，每一金屬線將多個(gè)單元晶體管TC的控制柵CG相互連接。每一接點(diǎn)54將其中一根鋁線38連接到相關(guān)的控制柵CG并可以位于器件隔離區(qū)STIa之上。導(dǎo)線38用來(lái)降低控制柵CG的電阻。也具有所述STI結(jié)構(gòu)的所述器件隔離區(qū)STIb被布置在列方向上，每一隔離區(qū)介于相鄰的存儲(chǔ)體BNK之間。所述虛擬接地線VG在點(diǎn)218處與位線BL連接。
圖37更具體地示出三種不同種類的金屬線VG，38和306。金屬線VG，38和306比如都由鋁制成。如圖所示，第二金屬線VG在第一金屬線38下面被布置在一層內(nèi)，而第三金屬線306在第二金屬線VG下面被布置在一層內(nèi)。因而，第一金屬線38和第三金屬線306被分別設(shè)置在從襯底表面測(cè)量所得到的最高層次308和最低層次313內(nèi)，而第二金屬線VG位于中間層次310。
每一第一金屬線38通過(guò)一個(gè)位于每一塊212的相對(duì)端的插塞54被連接到一特定的控制柵CG上。每一第二金屬線VG通過(guò)插塞312被連接到特定的選擇晶體管STE和STO上。每一第三金屬線306通過(guò)插塞314被連接到特定的源/漏區(qū)BL上，它們位于兩個(gè)相鄰的控制柵CG之間。當(dāng)?shù)谌饘倬€306被示出為僅僅位于在所述塊212端部的一位線BL之上時(shí)，當(dāng)然它們也位于其它位線BL之上。
本示例性實(shí)施例與前一實(shí)施例的相同之處在于，在行方向上彼此鄰接的單元晶體管TC共用介于它們之間的相同的源/漏區(qū)，一個(gè)與所述源/漏區(qū)具有相同導(dǎo)電率的高濃度區(qū)域介于源/漏區(qū)之間并且被布置在列方向上的多個(gè)單元晶體管共用。
下面將結(jié)合附圖38A至47B，對(duì)本示例性實(shí)施例的半導(dǎo)體存儲(chǔ)器的制造過(guò)程進(jìn)行描述。在本示例性實(shí)施例中，單元晶體管可以與構(gòu)成驅(qū)動(dòng)晶體管的CMOS晶體管同時(shí)制造。為此，下面將對(duì)CMOS晶體管的制造過(guò)程和單元晶體管的制造過(guò)程進(jìn)行描述。在這些附圖中，一個(gè)CMOS晶體管部分CM是指希望在那里形成一個(gè)CMOS晶體管的位置，而一個(gè)單元晶體管部分CT是指希望在那里形成一個(gè)單元晶體管的位置。下面將和上述過(guò)程一起描述器件隔離區(qū)STIb是如何形成的。
圖38A和38B每一圖示出下面三個(gè)段(section)。左邊段為在行方向上看時(shí)的一段，示出單元晶體管部分CT。中間段為在圖36的AA方向上看時(shí)的一段，示出在列方向上的器件隔離區(qū)STIb。右邊段為在圖36的BB方向上看時(shí)的一段，示出在列方向上的存儲(chǔ)體選擇晶體管STO或STE。圖39A至57也示出分段的器件隔離區(qū)STIb和存儲(chǔ)體選擇晶體管STO或STE以及單元晶體管部分CT。
首先，如圖38A所示，準(zhǔn)備有一個(gè)P型或者一個(gè)導(dǎo)電型硅襯底12。在本示例性實(shí)施例中，該硅襯底12的硼濃度為1.0×1016cm-3。當(dāng)在硅襯底12的主表面上已經(jīng)形成一層熱氧化硅層18之后，在該氧化層18上形成一氮化硅膜19。執(zhí)行圖38A至40B所示的步驟以分別在行和列方向上形成所述器件隔離區(qū)STIa和STb。
隨后，如圖38B所示，在該氮化硅層19上涂覆一光致抗蝕劑層100，然后通過(guò)顯影和曝光而圖形化。由所形成的光致抗蝕劑圖形而使該氮化硅層19圖形化以形成開(kāi)口19a至19d。開(kāi)口19a形成于在CMOS晶體管部分CM內(nèi)的CMOS晶體管之間的器件隔離區(qū)內(nèi)。開(kāi)口19b形成于在CMOS晶體管部分CM與單元晶體管部分CT之間的器件隔離區(qū)內(nèi)。開(kāi)口19c形成于在單元晶體管部分CT內(nèi)沿行方向上延伸的器件隔離區(qū)STIa內(nèi)。此外，開(kāi)口19d形成于在單元晶體管部分CT內(nèi)沿列方向延伸的器件隔離區(qū)STIb內(nèi)。
圖39A出圖38所示步驟之后的一個(gè)步驟。如圖所示，在光致抗蝕劑圖形層100已經(jīng)被除去之后，氧化硅層18和硅襯底12被蝕刻，而圖形化的氮化硅層19充當(dāng)掩模，從而形成開(kāi)口102a至102d。隨后，如圖39b所示，通過(guò)CVD法將用于器件隔離區(qū)的氧化硅104淀積，比如400nm厚，填埋開(kāi)口102a至102d。
如圖40A所示，在圖39B所示步驟之后，采用CMP(化學(xué)機(jī)械拋光)技術(shù)將該氧化硅層104拋光，并因而變平。該拋光在中途停止于氮化物層19。此后，如圖40B所示，該氮化物層19被除去，且氧化物層18平面化。
如圖41A所示，在圖39B所示步驟之后，在該疊層的全部表面上涂覆一層光致抗蝕劑層20，然后光致抗蝕劑層被曝光和顯影以在CMOS晶體管部分CM內(nèi)形成一開(kāi)口20a。隨后，砷離子和磷離子被彼此獨(dú)立地注入以在該開(kāi)口20a下形成一個(gè)N型阱21。此刻，砷離子和磷離子被分別注入至一深位置和一淺位置。
如圖41B所示，在形成N型阱21之后，光致抗蝕劑層20被除去。隨后，在疊層的全部表面上涂覆一層新的光致抗蝕劑層22，然后光致抗蝕劑層被曝光和顯影以在CMOS晶體管部分CM內(nèi)形成一開(kāi)口22a。之后，BF2離子和硼離子被彼此獨(dú)立地通過(guò)光致抗蝕劑層或掩模22注入，因而在該開(kāi)口22a下面形成一個(gè)P型阱23。此刻，硼離子和BF2離子被分別注入至一深位置和一淺位置。在形成該P(yáng)型阱23之后，光致抗蝕劑層22被除去。
隨后，如圖42A所示，在該疊層的全部表面上涂覆一層光致抗蝕劑層24，然后被曝光和顯影以在單元晶體管部分CT內(nèi)形成一開(kāi)口24a。然后，BF2離子和硼離子被彼此獨(dú)立地通過(guò)光致抗蝕劑層或掩模24注入，分別在一淺位置和一深位置形成一P型層106和一P+型層108。硼離子和BF2離子被分別注入至一深位置和一淺位置。更具體地說(shuō)，作為籽的BF2離子被以35keV的加速度能量和4.0×1011cm-2的劑量注入，而也是籽的B(硼)離子被以20keV的加速度能量和2.0×1012cm-2的劑量注入。該P(yáng)型層106形成晶體管的溝道。該P(yáng)+型層起到保護(hù)單元晶體管以免擊穿。
如圖42B所示，在該光致抗蝕劑層24已經(jīng)被除去之后，通過(guò)蝕刻除去該氧化硅層18。
如圖43A所示，在圖42B所示步驟之后，襯底12的表面再次被熱氧化以形成一柵極度絕緣層15c，其約3nm厚。隨后，在該柵極絕緣層15c上以這樣的順序依次堆疊一個(gè)約20nm厚的柵極絕緣層15e，其為一氮化硅層，一個(gè)約20nm厚的氧化硅層110a，一個(gè)約20nm厚的氮化硅層110b，一個(gè)約4nm厚的氧化硅層110c，一個(gè)約100nm厚的氮化硅層110d和一個(gè)約50nm厚的氧化硅層110e。根據(jù)對(duì)其后步驟的描述，這些層的作用將變得更加清楚。所有這些層都是用CVD法形成的。
如圖43B所示，在圖43A所示的步驟之后，在疊層頂部的氧化硅層110e上涂覆一層光致抗蝕劑層(未示出)，然后光致抗蝕劑層被曝光和顯影以形成條狀開(kāi)口(未示出)。隨后，通過(guò)上述開(kāi)口該氧化硅層110e被蝕刻從而形成條狀開(kāi)口45a和45b。在將形成單元晶體管的源/漏區(qū)的位置形成開(kāi)口45a。在將形成器件隔離區(qū)STIb和存儲(chǔ)體選擇晶體管STO或STE的位置形成開(kāi)口45b。
如圖44A所示，當(dāng)圖43B所示步驟所用的光致抗蝕劑層已經(jīng)被除去之后，通過(guò)開(kāi)口45a和45b采用各向異性蝕刻而除去該氮化硅層110d。接下來(lái)的步驟是蝕刻氧化硅層110e和110c，采用RIE除去氮化硅層110b，然后蝕刻氧化硅層110a。此外，當(dāng)采用RIE已經(jīng)除去氮化硅層15e之后，在是硅層的所述P型和P+型層106和108內(nèi)形成溝槽28。每一溝槽28的大小是可以選擇的，在本示例性實(shí)施例中它約為40nm深。此外，相鄰溝槽28之間的距離，即每一凸起13a的寬度約130nm。
如圖44B所示，在圖44A所示步驟之后，采用CVD法在疊層的全部暴露表面上形成一個(gè)約20nm厚的氧化硅層29。
如圖45A所示，該氧化硅層29在其厚度方向上被用RIE法進(jìn)行各向異性的蝕刻，結(jié)果，該氧化硅層29除了其覆蓋凸起13a的側(cè)壁13b的部分之外，其余部分被除去。接著進(jìn)行熱氧化處理，以在溝槽28的底部形成3nm厚的氧化硅層114。
隨后，如圖45B所示，在疊層上涂覆一光致抗蝕劑層112，然后利用掩模被曝光并顯影。結(jié)果，除了光致抗蝕劑層112在CMOS晶體管部分內(nèi)的部分以及位于右手側(cè)的STI部分之外，光致抗蝕劑層112被除去。此后，通過(guò)光致抗蝕劑層或掩模112兩次注入砷離子，因而在溝槽28的底部形成N+型層，它構(gòu)成所述位線BL1，BL2等等。更具體地說(shuō)，砷離子被以10keV的加速度能量和1.5×1014cm-2的劑量注入，然后被以30keV的加速度能量和1.0×1014cm-2的劑量注入。此刻，被保留在凸起13a的側(cè)壁13b上的氧化硅層29防止砷離子被注入這些側(cè)壁13b。而且，凸起13a作為掩模，允許通過(guò)自對(duì)準(zhǔn)方式而在溝槽28的底部形成所述位線BL1，BL2等等。
如圖46A所示，在圖45B所示步驟之后，通過(guò)蝕刻法將凸起13a側(cè)壁13b上的氧化硅層29和在底部的氧化硅層114除去。隨后，如圖46B所示，砷離子被注入在側(cè)壁13b內(nèi)，因而形成反導(dǎo)電型的N型區(qū)域17。為了再次將砷離子注入側(cè)壁13b，襯底12應(yīng)當(dāng)僅僅相對(duì)于離子注入方向傾斜。在本示例性實(shí)施例中，垂直于P型硅襯底12的直線n1相對(duì)于離子注入方向n0傾斜約+/-20°。更具體地說(shuō)，砷離子被以15keV的加速度能量和2.0×1012cm-2的劑量注入。
此外，所述溝槽28的表面層被希望用作器件的溝道，以使表面層的特性對(duì)器件的性能具有決定性的影響。因而有必要保護(hù)溝槽28的表面以免在下面的步驟中被污染。為此，如圖47A所示，本示例性實(shí)施例通過(guò)熱氧化而在溝槽28的側(cè)面和底部上形成約4nm厚的犧牲氧化硅層31。該犧牲氧化硅層31成功地保護(hù)溝槽28的表面以免污染。而且，該層31用來(lái)除去尤其是溝槽28的表面層的晶格缺陷，從而防止器件性能劣化。
隨后，如圖47B所示，通過(guò)CVD法，在包含溝槽28的內(nèi)部的所述疊層的全部暴露表面上形成約60nm厚的氮化硅層30。這之后，如圖48A所示，涂覆一層光致抗蝕劑層116，然后，將該光致抗蝕劑層116的與單元晶體管部分CT的源/漏區(qū)相對(duì)應(yīng)的部分除去。接下來(lái)的一個(gè)步驟是通過(guò)該光致抗蝕劑層或掩模116對(duì)氮化硅膜30進(jìn)行各向異性地蝕刻從而形成在列方向上延伸的細(xì)長(zhǎng)開(kāi)口30a。需要注意的是，所述細(xì)長(zhǎng)開(kāi)口30a的寬度小于溝槽28的寬度。在形成所述開(kāi)口30a之后，通過(guò)利用該氮化硅膜30作為掩模，該犧牲氧化硅層31和位線BL1，BL2等的一部分被有選擇性地蝕刻，以在位線BL1，BL2等等內(nèi)形成凹槽32。每一凹槽32約10nm深。
在上述選擇性地蝕刻之后，砷離子通過(guò)所述細(xì)長(zhǎng)開(kāi)口30a被注入位線BL1，BL2等。在圖48A中，砷離子被注入的位置即N+型區(qū)域被標(biāo)以標(biāo)記33。更具體地說(shuō)，是籽的As(砷)被以40keV的加速度能量和5.0×1015cm-2的劑量注入。
如圖48B所示，在As注入后，光致抗蝕劑層116被除去。隨后，通過(guò)利用氮化硅膜30作為掩模，對(duì)所述凹槽32進(jìn)行選擇性地?zé)嵫趸幚?，以形成選擇性的氧化層234。通過(guò)氧化所述氧化層234被膨脹和變厚的原因在于，氧化層234的擊穿電壓應(yīng)當(dāng)被升高，因?yàn)樵谀抢锟刂茤臗G和源/漏區(qū)BL彼此最接近。
如圖49A所示，在圖48B的步驟之后，氮化硅層30和110d被通過(guò)蝕刻除去。此刻，氧化硅層110c和犧牲氧化硅層31起到一種蝕刻阻止層的作用。隨后，如圖49B所示，通過(guò)蝕刻將氧化硅層110c和犧牲氧化硅層31除去。此時(shí)，氮化硅層110d起到一種蝕刻阻止層的作用。該蝕刻被進(jìn)行到這樣的程度，即氧化硅層110c和犧牲氧化硅層31被完全除去，而所述選擇性的氧化層234被保留。
如圖50A所示，在圖49B的步驟之后，在所述溝槽28的底部和側(cè)面上形成約3nm厚的隧道絕緣層或等離子體氧化層15a和約3nm厚的隧道絕緣層或等離子體氮化層15d。所述隧道絕緣層應(yīng)當(dāng)最好是具有所需的特性，因?yàn)樗鼈儗?duì)器件的操作具有決定性的影響。這就是為什么兩層等離子體氧化層15a和15d被堆疊的原因。為了形成等離子體氧化層15a，可以利用所述采用了一徑向線隙縫天線的微波激勵(lì)的、高密度等離子體設(shè)備。
在上述等離子體設(shè)備中，一種氪(Kr)和氧氣(O2)的混合氣體被通入該設(shè)備。Kr被從所述徑向線隙縫天線發(fā)射的微波激勵(lì)并撞擊O2，從而生成大量的原子狀態(tài)的氧O*。該原子狀態(tài)的氧O*容易進(jìn)入溝槽28的表面層并以基本上相同的速率氧化溝槽28的底部和側(cè)面，而與平面方向無(wú)關(guān)。在氧化層已經(jīng)被形成之后，停止供應(yīng)混合氣體和發(fā)射微波，然后排空該設(shè)備。
隨后，比如利用所述采用了一徑向線隙縫天線的微波激勵(lì)的、高密度等離子體設(shè)備，在等離子體氧化層15a上形成所述等離子體氮化層15d。在此情況下，一種氪(Kr)和氨(NH3)的混合氣體被通入該設(shè)備。Kr被從所述徑向線隙縫天線發(fā)射的微波激勵(lì)并撞擊NH3，從而生成氨放射物(ammonia radials)NH*。所述氨放射物NH*在溝槽28的表面上形成等離子體氮化層，而與硅的平面方向無(wú)關(guān)。
如圖50B所示，在隧道絕緣層15d形成之后，在隧道絕緣層15d和氮化硅層110b上形成一層多晶層或者導(dǎo)電層34。該多晶硅層34被通過(guò)就地處理預(yù)先摻雜有磷(P)。該多晶硅層34被摻雜磷的原因在于，希望它構(gòu)成浮動(dòng)?xùn)臚G1和FG2并應(yīng)該最好是被降低了電阻。該多晶硅層34約60nm厚。
隨后，所述多晶硅層34被在厚度方向上進(jìn)行各向異性地蝕刻，以便它在氮化硅層110b上消失，但是保留在溝槽28側(cè)壁上的隧道絕緣層15d上。在溝槽28側(cè)壁上的所述多晶硅層34的頂面位于一個(gè)比凸起13a的頂面高些的層次上。被保留在溝槽28側(cè)壁上的所述多晶硅層34構(gòu)成所述浮動(dòng)?xùn)臚G1和FG2。
如圖51A所示，在已經(jīng)形成浮動(dòng)?xùn)臚G1和FG2之后，通過(guò)蝕刻除去所述氮化硅層110b和氧化硅層110a。應(yīng)當(dāng)注意到，氮化硅層110b和氧化硅層110a(圖50B)所起的作用延續(xù)到這一制造階段。在圖43A所示的步驟中，氮化硅層110b和氧化硅層110a已經(jīng)被形成在柵極絕緣層15e上，并保護(hù)柵極絕緣層15e一直到圖50B所示的步驟。
所述柵極絕緣層15e對(duì)器件操作具有決定性的影響。在這方面，氮化硅層110b和氧化硅層110a保護(hù)柵極絕緣層15e以避免在不同處理過(guò)程中被污染，包括不同層的離子注入、蝕刻和堆疊。
隨后，如圖51B所示，通過(guò)先前描述的等離子體氧化使疊層的全部暴露表面氧化。結(jié)果，浮動(dòng)?xùn)臚G1和FG2的表面被氧化以成為交互多晶絕緣層15b。此刻，少量的氮被與氧化層混合，因而也形成氮層。這些氮層使得所述交互多晶絕緣層15b變厚，因而防止硼泄漏。而且，在所述在列方向上延伸的器件隔離區(qū)STIb以及所述存儲(chǔ)體選擇晶體管STO或STE上形成一個(gè)氧化層108。每一交互多晶絕緣層15b約12nm厚。
如圖52A所示，在圖51B的步驟之后，在疊層的整個(gè)表面上涂覆一光致抗蝕劑層35，然后光致抗蝕劑層被曝光和顯影因而在CMOS晶體管部分CM上形成一個(gè)開(kāi)口35a。隨后，通過(guò)光致抗蝕劑層或掩模35將CMOS晶體管部分CM上的柵極絕緣層15e和15c蝕刻，CMOS晶體管的N型阱21和P型阱23的表面被暴露在外。柵極絕緣層15e和15c被如此蝕刻的原因是，在前述步驟中柵極絕緣層15c已經(jīng)被毀損。
如圖52B所示，在光致抗蝕劑層35已經(jīng)被除去之后，通過(guò)等離子體氧化，在CMOS晶體管的N型阱21和P型阱23的表面上形成約3nm厚的柵極絕緣層120。此刻，等離子體氧化還用來(lái)將存在于光致抗蝕劑層35內(nèi)的、可以被保留在交互多晶層15b表面上的碳(C)轉(zhuǎn)化為CO2，因而除去該光致抗蝕劑層35。
如圖53A所示，在圖52B的步驟之后，用CVD法形成一多晶硅層CG，然后，用CMP法將其表面拋光因而變平。在一WSi層已經(jīng)被形成之后，在該WSi層上形成一層氧化硅層36。在圖53A中，該多晶硅層CG和位于其上的WSi層被共同標(biāo)以標(biāo)記CG。通過(guò)圖53A的步驟，形成多個(gè)控制柵CG，每一控制柵CG在行方向上延伸。同時(shí)，在CMOS晶體管部分的P型阱23和N型阱21上形成柵電極41。所述柵電極41主要由多晶硅層37構(gòu)成，并被該WSi層降低了電阻。該WSi層也被形成在控制柵CG上，因而也降低了該控制柵CG的電阻。
如上所述，為了通過(guò)利用氧化硅層36作為掩模而使多晶硅層CG圖形化，在該多晶硅層CG上形成該氧化硅層36。這比利用光致抗蝕劑層作為掩模將多晶硅層CG圖形化更好。通過(guò)下面的步驟使該多晶硅層CG圖形化。
如圖53B所示，在一光致抗蝕劑層127已經(jīng)被涂覆并且再被曝光和顯影成一預(yù)選圖案之后，用已被圖形化的該光致抗蝕劑層127作為掩模而使該氧化硅層36圖形化。之后，再用已被圖形化的該氧化硅層36作為掩模而使該多晶硅層CG圖形化。如圖所示，在一個(gè)被分配給CMOS晶體管部分CM的源/漏區(qū)的部分129a，一個(gè)被分配給單元晶體管部分CT的器件隔離區(qū)STIb的、并在列方向上延伸的部分129b，一個(gè)被分配給存儲(chǔ)體選擇晶體管STO或STE的源/漏區(qū)的部分129c，以及在均沿行方向上延伸的控制柵CG之間的區(qū)域40上，該多晶硅層CG即控制柵CG被除去。
隨后，被保留在未被控制柵CG覆蓋的部分即，存在于器件隔離區(qū)STIb內(nèi)的凸起13a的側(cè)面和存在于器件隔離區(qū)40內(nèi)的凸起13a的側(cè)面之上的交互多晶絕緣層138和多晶硅層140被除去。更具體地說(shuō)，如圖54A所示，在該光致抗蝕劑層127已經(jīng)被除去后，一掩模130被形成然后被用作一掩模以除去所述交互多晶絕緣層138和多晶硅層140。一特殊的蝕刻劑被用于每一所述交互多晶絕緣層138和多晶硅層140。如此，浮動(dòng)?xùn)臚G1和FG2被從未被控制柵CG覆蓋的部分除去。結(jié)果，隧道絕緣層15d被在相鄰的控制柵CG之間暴露在外。當(dāng)除去多晶硅層140后，氮化硅層15d的被暴露的角部132通過(guò)氧化，即在該角部132形成氧化物而變圓。
至于區(qū)域134，僅僅圖54A示出器件隔離區(qū)40沿行方向上的橫截面，即沿圖36的線CC，而圖38至47示出被分配給單元晶體管部分CT的源/漏區(qū)的區(qū)域沿行方向上，即沿圖36的線DD的橫截面。
圖54B示出圖54A步驟之后的一個(gè)步驟，用來(lái)同時(shí)形成CMOS晶體管部分CM和存儲(chǔ)體選擇晶體管STO或STE的一個(gè)N型MOS123和一個(gè)P型MOS124。經(jīng)過(guò)此步驟，就又在凸起13a的端部上形成保護(hù)絕緣膜318，在所述N型MOS123和P型MOS124上形成側(cè)壁絕緣膜136b。
更具體地說(shuō)，如圖54B所示，在光致抗蝕劑層130已經(jīng)被除去后，涂覆一光致抗蝕劑層138并再被曝光和顯影，以便與N型MOS123和存儲(chǔ)體選擇晶體管STO或STE對(duì)應(yīng)的層138的部分被敞開(kāi)。隨后，通過(guò)所形成的光致抗蝕劑層138的開(kāi)口砷離子被注入，從而形成LDD136c。此刻，氧化硅層136也作為掩模。
隨后，如圖55A所示，以與圖54B相同的方式在P型MOS 124內(nèi)形成所述LDD136c。然后，在存在于P型MOS124、N型MOS123、存儲(chǔ)體選擇晶體管STO或STE和器件隔離區(qū)STIb內(nèi)的凸起13a上形成所述側(cè)壁絕緣層136b，這些層136b被作為氮化硅層。
如圖55B所示，在圖55A步驟之后，在疊層上涂覆一光致抗蝕劑層140，然后光致抗蝕劑層被曝光和顯影，以便與N型MOS123和存儲(chǔ)體選擇晶體管STO或STE對(duì)應(yīng)的層140的部分被敞開(kāi)。隨后，砷離子通過(guò)所形成的光致抗蝕劑層140的開(kāi)口被注入，從而形成源/漏區(qū)136a。在此步驟中，氧化硅層36也起到掩模的作用。同樣，在P型MOS124內(nèi)形成源/漏區(qū)136a。這樣，就形成了CMOS晶體管部分CM和存儲(chǔ)體選擇晶體管STO或STE的所述N型MOS123和P型MOS124。
如圖56A所示，在圖55B的步驟之后，在疊層的全部表面上形成一個(gè)BPSG(硼-磷硅酸鹽玻璃)層36，該層用來(lái)使用于鋁線的表面變平。更具體地說(shuō)，在BPSG層36已經(jīng)被高溫加熱以減少該表面的不均勻性之后。通過(guò)CMP法使BPSG層36的表面變平。
隨后，如圖56B所示，利用一未示出的掩模在BPSG或者氧化硅層36內(nèi)形成孔。在鎢插塞或者接頭54，320和322已經(jīng)被埋入孔中之后，通過(guò)CMP法使疊層的表面變平。所述鎢插塞54，320和322將單元晶體管部分CT的控制柵CG與Al層38連接，并將CMOS晶體管部分CM和存儲(chǔ)體選擇晶體管STO或STE內(nèi)的源/漏區(qū)與Al層324和326連接。
更具體地說(shuō)，如圖57所示，在Al層38，324和326已經(jīng)被蒸氣淀積并形被圖形化之后，以此次序順序形成一氧化硅層56和一保護(hù)層58。在形成凸起層58之前，第二和第三金屬線VG和306被形成，盡管在圖57中未示出。這就是本示例性實(shí)施例的制造半導(dǎo)體存儲(chǔ)器的過(guò)程的終點(diǎn)。
如上所述，在本示例性實(shí)施例中，以與形成所述選擇晶體管相同的步驟形成所述驅(qū)動(dòng)晶體管，只是前者和后者位于不同的層次或者高度上，減少了步驟的數(shù)量。
在晶體管上形成所述LDD側(cè)壁絕緣層的同時(shí)，在凸起13a的端部沿列方向上形成保護(hù)絕緣層，即沒(méi)有采用附加的步驟。
所述單元晶體管被在行方向上分成塊，而控制柵被連接到在相鄰塊之間的每一STI區(qū)域內(nèi)沿行方向上延伸的金屬線上。這大大降低了行方向上的控制柵的電阻。而且，如前所述，單元晶體管在每一存儲(chǔ)體中共用一個(gè)溝道區(qū)，而存儲(chǔ)體又被位于每一存儲(chǔ)體端部的所述器件隔離區(qū)STIb分開(kāi)。這種結(jié)構(gòu)使得有可能一個(gè)存儲(chǔ)體一個(gè)存儲(chǔ)體地控制單元晶體管。
虛擬接地線VG同存儲(chǔ)體一起被連接到在連接部分218內(nèi)的源/漏區(qū)上，如前所述，源/漏區(qū)的電阻在列方向上大大降低。
同時(shí)向從屬于不同塊的多個(gè)單元晶體管中寫入或者從其讀出數(shù)據(jù)成功地提高了整個(gè)半導(dǎo)體存儲(chǔ)器的寫入或讀出速度。
而且，在列方向上延伸的每一第三金屬線被連接到在彼此在列方向上鄰近的控制柵之間的源/漏區(qū)上。這種結(jié)構(gòu)大大降低了在列方向上的源/漏區(qū)的電阻。
此外，在行方向上彼此相鄰的單元晶體管共用在它們之間的源/漏區(qū)。與該源/漏區(qū)具有相同導(dǎo)電率的高濃度區(qū)域33存在于源/漏區(qū)的中間部分，并被沿列方向布置的多個(gè)單元晶體管共用。該高濃度區(qū)域33本身具有低電阻。因而大大降低了在列方向上的源/漏區(qū)的電阻。
在所示和所述的本示例性實(shí)施例中，每一浮動(dòng)?xùn)臚G1和FG2具有一扇形形狀時(shí)，該形狀僅僅是示例性的。在本發(fā)明的其它優(yōu)選實(shí)施例中，浮動(dòng)?xùn)臚G1和FG2不是扇形，下面將進(jìn)行描述。
圖58示出本發(fā)明另一優(yōu)選實(shí)施例的一種快速存儲(chǔ)器200。如圖所示，該快速存儲(chǔ)器200包括P型半導(dǎo)體襯底，該襯底形成有具有相對(duì)側(cè)壁13b的凸起13a，形成在該凸起13a的頂部13c上的柵極絕緣膜15c，形成于在該凸起13a相對(duì)側(cè)的襯底表面上的N型源/漏區(qū)BL1和BL2，以及覆蓋所述側(cè)壁13b和源/漏區(qū)BL1和BL2的隧道絕緣層15a。浮動(dòng)?xùn)臚G1和FG2通過(guò)隧道絕緣層15a而朝向凸起13a的側(cè)壁13b和源/漏區(qū)BL1和BL2。在浮動(dòng)?xùn)臚G1和FG2上形成所述交互多晶絕緣層15b?？刂茤臗G通過(guò)交互多晶絕緣層15b至少部分地朝向浮動(dòng)?xùn)臚G1和FG2，并通過(guò)柵極絕緣層15c朝向凸起13a的頂部13c。
控制柵CG朝向浮動(dòng)?xùn)臚G1和FG2的部分和它朝向凸起13a頂部13c的部分可以被彼此電氣獨(dú)立地形成和彼此電氣獨(dú)立地控制。
在本示例性實(shí)施例中，從垂直于列方向的橫截面上看，每一浮動(dòng)?xùn)臚G1和FG2基本上為矩形。該矩形的彼此相鄰的兩側(cè)面之一通過(guò)隧道絕緣層15a朝向凸起13a的一個(gè)側(cè)面，而該矩形的彼此相鄰兩側(cè)面的另一側(cè)面通過(guò)隧道絕緣層15a朝向源/漏區(qū)BL1和BL2。該矩形還有一側(cè)面通過(guò)交互多晶絕緣層15b朝向控制柵CG。因?yàn)槊恳桓?dòng)?xùn)臚G1和FG2基本上為正方形，下文中將本示例性實(shí)施例的存儲(chǔ)器稱為一種S(方形)型存儲(chǔ)器。
在本示例性實(shí)施例中，所述交互多晶絕緣層15b用作一個(gè)堆棧，由氧化硅層202a，氮化硅層202b和氧化硅層202c構(gòu)成。該柵極絕緣層15c除了包括所述層202a至202c之外，還包括位于層202a至202c下面的氧化硅層204a和氮化硅層204b。
可以通過(guò)一種常規(guī)方法用一柵極絕緣層(熱氧化層)形成所述氧化硅層204a。這也適用于用層202a至202c構(gòu)成所述交互多晶絕緣層15b。此外，在浮動(dòng)?xùn)臚G1和FG2的朝向控制柵CG的表面已經(jīng)被用CMP法變平之后，形成所述層202a至202c，獲得高的擊穿電壓。假如該絕緣膜15b被形成于比如具有一粗糙表面的多晶硅上并用于浮動(dòng)?xùn)臚G1和FG2，則該絕緣層15b的擊穿電壓可能被降低到一個(gè)臨界程度。本示例性實(shí)施例的快速存儲(chǔ)器200的生產(chǎn)具有最小的危險(xiǎn)，因?yàn)樵搯蝹€(gè)步驟是常規(guī)的。
值得注意的是，方形浮動(dòng)?xùn)臚G1和FG2具有比如圖1所示的扇形浮動(dòng)?xùn)臚G1和FG2更低的耦合比CR。耦合比是指比率CCF1/(CFG1+CFS)或者CCF2/(CFG2+CFD)，其中CCF1，CCF2等表示前述的各種電容器，參見(jiàn)圖2。更具體地說(shuō)，圖1所示的單元晶體管具有約0.37的耦合電容CR，而本示例性實(shí)施例的晶體管可以獲得0.35以下或0.32左右的耦合比，原因如下。圖1的每一浮動(dòng)?xùn)臚G1和FG2具有一通常扇形的形狀，其圓心角為90°。與此相反，本示例性實(shí)施例的每一浮動(dòng)?xùn)臚G1和FG2具有一方形形狀，所以與控制柵CG的接觸面積被減小。
在讀出期間，對(duì)于讀出特性而言是希望一個(gè)低的電容比CR。更具體地說(shuō)，因?yàn)楦?dòng)?xùn)臚G1和FG2和源/漏區(qū)BL1和BL2被如此堅(jiān)固地耦合，浮動(dòng)?xùn)臚G1和FG2的電位被源/漏區(qū)BL1和BL2的電位充分地影響了。因而，電流窗口被變寬并促進(jìn)快速讀出。
為了減小電容比CR，可以提出一些不同的方案。比如，所述隧道絕緣層15a可以比交互多晶層15b做得更薄?；蛘撸恳桓?dòng)?xùn)臚G1或FG2朝向控制柵CG的面積可以比浮動(dòng)?xùn)懦虺蛟?漏區(qū)BL1或BL2的面積盡可能地小些。為了減小此面積，每一浮動(dòng)?xùn)臚G1或FG2可以設(shè)計(jì)成一個(gè)梯形形狀，以使朝向控制柵CG的面積小，但是朝向源/漏區(qū)BL1或BL2的面積大。
至于電容比CR與刪除之間的關(guān)系，當(dāng)電子應(yīng)當(dāng)被從浮動(dòng)?xùn)臚G1或FG2釋放到控制柵CG時(shí)，電容比應(yīng)當(dāng)最好盡可能地小以便減小在源/漏區(qū)BL1或BL2與控制柵CG之間的電位差。這是因?yàn)?，一個(gè)小的電容比允許在源/漏區(qū)BL1或BL2與控制柵CG之間容易地建立電位差。相反，假如當(dāng)電子應(yīng)當(dāng)被從浮動(dòng)?xùn)臚G1或FG2移到源/漏區(qū)BL1或BL2時(shí)電容比CR小，則在源/漏區(qū)BL1或BL2與控制柵CG之間的電位差就必須被增大。這是因?yàn)椋诟?dòng)?xùn)臚G1或FG2與源/漏區(qū)BL1或BL2之間不能容易地建立電位差。
在本示例性實(shí)施例中，在并排設(shè)置源/漏區(qū)BL1和BL2的方向上設(shè)置多個(gè)單元晶體管。如圖58所示，在相鄰的單元晶體管之一的浮動(dòng)?xùn)臚G1與另一單元晶體管的浮動(dòng)?xùn)臚G2之間設(shè)置一個(gè)絕緣層15f，原因如下。
在圖1所示的結(jié)構(gòu)中，控制柵CG與位線BL2在行方向上彼此相鄰的單元晶體管TC之間的部分234處彼此面對(duì)。因而，就存在一種擔(dān)心即，在不同類型的操作期間，漏電流會(huì)在該部分的控制柵CG與位線BL2之間流動(dòng)。據(jù)此，最好是將所述選擇性氧化層或者第四絕緣層4連接到隧道絕緣層15a上，并使前者比后者厚些，從而基于該選擇性氧化層34的厚度就避免了上述漏電流。為此目的，在圖1中，通過(guò)選擇性的氧化而形成該第四絕緣層。
在該S型存儲(chǔ)器中，當(dāng)通過(guò)蝕刻已經(jīng)使浮動(dòng)?xùn)臚G1和FG2彼此分開(kāi)但相鄰之后，在浮動(dòng)?xùn)臚G1和FG2之間的空間內(nèi)填充一絕緣體以形成所述絕緣層15f。隨后，在浮動(dòng)?xùn)臚G1和FG2與絕緣層15f之上形成所述控制柵CG。在此結(jié)構(gòu)中，浮動(dòng)?xùn)臚G1和FG2僅僅是在存在有交互多晶絕緣層15b的部分面對(duì)控制柵CG。
在本示例性實(shí)施例中，數(shù)據(jù)被以與圖1所示正好相同的方式向單元晶體管中寫入，從其讀出或者刪除。在刪除模式下，電子應(yīng)當(dāng)最好是被從浮動(dòng)?xùn)臚G1或FG2移到源/漏區(qū)BL1或BL2。圖60示出在寫入、讀出和刪除模式下，被分配給源/漏區(qū)BL1和BL2和控制柵CG的具體電壓。
參見(jiàn)圖59，將詳細(xì)描述本發(fā)明的再一優(yōu)選實(shí)施例，它也用作一個(gè)快速存儲(chǔ)器206。如圖所示，該快速存儲(chǔ)器206包括P型半導(dǎo)體襯底，該襯底形成有具有相對(duì)側(cè)壁13b的凸起13a，形成在該凸起13a的頂部13c上的柵極絕緣膜15c，形成于在該凸起13a相對(duì)側(cè)的襯底表面上的N型源/漏區(qū)BL1和BL2，以及覆蓋所述側(cè)壁13b和源/漏區(qū)BL1和BL2的隧道絕緣層15a。浮動(dòng)?xùn)臚G1和FG2通過(guò)隧道絕緣層15a朝向凸起13a的側(cè)壁13b和源/漏區(qū)BL1和BL2。在浮動(dòng)?xùn)臚G1和FG2上形成所述交互多晶絕緣層15b?？刂茤臗G通過(guò)交互多晶絕緣層15b至少部分地朝向浮動(dòng)?xùn)臚G1和FG2，并通過(guò)柵極絕緣層15c朝向凸起13a的頂部13c。
而且，控制柵CG朝向浮動(dòng)?xùn)臚G1和FG2的部分和它朝向凸起13a頂部13c的部分可以被彼此電氣獨(dú)立地形成和彼此電氣獨(dú)立地控制。
在本示例性實(shí)施例中，從垂直于列方向的橫截面上看，每一浮動(dòng)?xùn)臚G1和FG2具有一表面208，該表面通過(guò)交互多晶絕緣層15b朝向控制柵CG，其面積大于通過(guò)隧道絕緣層15a朝向源/漏區(qū)BL1和BL2的表面面積。特別是，在本示例性實(shí)施例中，每一浮動(dòng)?xùn)臚G1和FG2總體上被構(gòu)型為一個(gè)字母L的形狀；該字母L的側(cè)面和底部通過(guò)隧道絕緣層15a分別朝向凸起13a的側(cè)壁13b和源/漏區(qū)BL1和BL2。而且，該字母L的頂部通過(guò)交互多晶絕緣層15b朝向控制柵CG。下文中將這種單元晶體管稱為一種L型存儲(chǔ)器。
在本示例性實(shí)施例中，所述交互多晶絕緣層15b是以一個(gè)通過(guò)等離子體氧化而形成的氧化硅層實(shí)現(xiàn)的。該柵極絕緣層15c除了包括所述交互多晶絕緣層15b之外，還包括位于該交互多晶絕緣層15b下面的氧化硅層210a和氮化硅層210b。所述隧道絕緣層15a也是以一個(gè)通過(guò)等離子體氧化而形成的氧化硅層實(shí)現(xiàn)的。
等離子體氧化允許氧化硅層被均勻地形成在兩個(gè)平面(100)和(111)上而與平面方向無(wú)關(guān)。當(dāng)要通過(guò)一個(gè)單個(gè)步驟而形成包括有一水平面和一垂直面的隧道絕緣層15a時(shí)，這是人們所希望的。而且，通過(guò)等離子體氧化所形成的氧化層具有一個(gè)高的QBD值，該值表示氧化層抵抗TDDB(隨時(shí)間變化的介質(zhì)擊穿)的抵抗性，并具有低的SILC(引起應(yīng)力的漏泄電流)值，該值表示對(duì)介質(zhì)擊穿的抵抗性在本示例性實(shí)施例中，在浮動(dòng)?xùn)臚G1和FG2的朝向控制柵CG的表面已經(jīng)被用CMP法變平之后，形成所述交互多晶絕緣層15b，即層210c，獲得高的擊穿電壓。假如該絕緣膜15b被形成在比如具有一粗糙表面的多晶硅上并用于浮動(dòng)?xùn)臚G1和FG2，則該絕緣層15b的擊穿電壓可被降低到一個(gè)臨界程度。本示例性實(shí)施例的快速存儲(chǔ)器206也具有最小的危險(xiǎn)，因?yàn)樵搯蝹€(gè)步驟是常規(guī)的。
所述L形浮動(dòng)?xùn)臚G1和FG2具有比圖1所示的浮動(dòng)?xùn)藕蛨D58所示的浮動(dòng)?xùn)鸥偷鸟詈媳菴R。更具體地說(shuō)，圖1所示的單元晶體管和圖58所示的S型存儲(chǔ)器分別具有約0.37和0.32的耦合比CR，而本示例性實(shí)施例可以獲得一個(gè)0.20以下的耦合比CR，并可以成功地將它減小到約0.17。這是因?yàn)?，通常為L(zhǎng)形的每一所述浮動(dòng)?xùn)臚G1和FG2朝向控制柵CG的表面208是小的。
在讀出期間，對(duì)于讀出特性而言是希望一個(gè)低的電容比CR。更具體地說(shuō)，電容比越小，則電流窗口越寬，因而數(shù)據(jù)讀出速度越高。本示例性實(shí)施例允許電容比被比圖1和58所示實(shí)施例更加容易地減小，以實(shí)現(xiàn)讀出速度的進(jìn)一步提高。
關(guān)于刪除，由于具有一個(gè)小的電容比CR，假如施加一相對(duì)低的電壓，本示例性實(shí)施例允許電子僅僅被從浮動(dòng)?xùn)臚G1和FG2移到控制柵CG，這可以根據(jù)前述的原因來(lái)理解。
再者，當(dāng)通過(guò)蝕刻已經(jīng)使浮動(dòng)?xùn)臚G1和FG2彼此分開(kāi)但相鄰之后，在浮動(dòng)?xùn)臚G1和FG2之間的空間內(nèi)填充一絕緣體以形成所述絕緣層15f。在此情況下，所述控制柵CG也會(huì)被形成在浮動(dòng)?xùn)臚G1和FG2與絕緣層15f之上。在此結(jié)構(gòu)中，浮動(dòng)?xùn)臚G1和FG2僅僅是在存在有交互多晶絕緣層15b的部分面對(duì)該控制柵CG。
每一絕緣層15f的尺寸可以增大以基本上除去L形浮動(dòng)?xùn)臚G1或FG2的底部，使浮動(dòng)?xùn)臚G1或FG2形成為一個(gè)字母I的形狀。在此情形下，盡管在浮動(dòng)?xùn)臚G1和FG2分別與位線BL1和BL2之間的電容CFS和CFD減小，該存儲(chǔ)器可以被進(jìn)一步集成化，而又保留了本示例性實(shí)施例的優(yōu)點(diǎn)。
在本示例性實(shí)施例中，數(shù)據(jù)被以與圖1所示正好相同的方式向單元晶體管中寫入，從其讀出或者刪除。在刪除模式下，電子應(yīng)當(dāng)最好是被從浮動(dòng)?xùn)臚G1或FG2回流到控制柵CG。圖61示出在寫入、讀出和刪除模式下，被分配給源/漏區(qū)BL1和BL2和控制柵CG的具體電壓。
需要注意的是，本發(fā)明不僅適用于附示和說(shuō)明書(shū)所述的半導(dǎo)體存儲(chǔ)器，還適用于任何其它半導(dǎo)體器件。雖然在本發(fā)明的示例性實(shí)施例中，一種導(dǎo)電型和一種反導(dǎo)電型分別設(shè)定為P型和N型，當(dāng)然，它們也可以彼此替換。
總之，本發(fā)明提供一種半導(dǎo)體器件和一種半導(dǎo)體存儲(chǔ)器，其具有下面各種前所未有的優(yōu)點(diǎn)。一第一和一第二晶體管具有位于基本上相同平面內(nèi)的源/漏區(qū)，即在相同的層次上，因而能夠被在相同平面內(nèi)更容易地連接到一起。這克服了源/漏區(qū)的常規(guī)互連所特有的技術(shù)問(wèn)題。
驅(qū)動(dòng)晶體管和選擇晶體管被設(shè)置在彼此不同的層次上，但是通過(guò)一個(gè)步驟在同時(shí)形成的，避免了對(duì)額外步驟的需要。而且，用于保護(hù)的絕緣膜被在形成LDD側(cè)壁絕緣層的同時(shí)形成在列方向上的凸起的端部上，進(jìn)一步減少了制造步驟的數(shù)量。
單元晶體管被分成在行方向上的多個(gè)塊，而在介于相鄰塊之間的一個(gè)隔離區(qū)內(nèi)，在行方向上延伸的導(dǎo)體被連接到控制柵上。這大大降低了在行或列方向上的控制柵的電阻。而且，在每一存儲(chǔ)體中，單元晶體管共用一個(gè)溝道區(qū)。結(jié)合所述存儲(chǔ)體被一個(gè)位于該存儲(chǔ)體端部的器件隔離區(qū)彼此隔離的實(shí)事，這就允許單元晶體管被一個(gè)存儲(chǔ)體接一個(gè)存儲(chǔ)體地控制。
虛擬接地線，其在列方向上延伸并被連接到位于連接部分218內(nèi)的源/漏區(qū)上，大大降低了在列方向上的源/漏區(qū)的電阻。
數(shù)據(jù)被同時(shí)向?qū)儆诓煌瑝K的多個(gè)單元晶體管中寫入或從其讀出，因而提高了整個(gè)半導(dǎo)體存儲(chǔ)器的寫入速度或者讀出速度。
在列方向上延伸，第三導(dǎo)體被連接到位于在列方向上彼此相鄰的控制柵之間的源/漏區(qū)上，大大降低了在列方向上的源/漏區(qū)的電阻。
分別于2002年3月27日和2003年2月14日申請(qǐng)的日本專利申請(qǐng)No.2002-89744和2003-36005所公開(kāi)的全部?jī)?nèi)容，包括說(shuō)明書(shū)、權(quán)利要求書(shū)、附圖和摘要在此作為參考包括進(jìn)來(lái)。
盡管本發(fā)明已經(jīng)結(jié)合具體示例性實(shí)施例進(jìn)行了描述，但是它并不局限于這些實(shí)施例。應(yīng)當(dāng)知道，本領(lǐng)域的技術(shù)人員可以對(duì)這些實(shí)施例進(jìn)行變化和修改，而不背離本發(fā)明的范圍和精神。
權(quán)利要求
1.一種半導(dǎo)體器件，其特征在于，包括第一晶體管(TC)，其在比該第一晶體管(TC)的溝道區(qū)部分低的一個(gè)層次上形成有源/漏區(qū)(BL1，BL2)；第二晶體管(STE，STO)，其在與該第一晶體管(TC)的源/漏區(qū)(BL1，BL2)基本相同的一個(gè)層次上形成有溝道區(qū)和源/漏區(qū)；其中該第一晶體管(TC)的所述源/漏區(qū)(BL1，BL2)之一與該第二晶體管(STE，STO)的所述源/漏區(qū)之一在一個(gè)基本相同的平面上被相互電連接。
2.一種半導(dǎo)體存儲(chǔ)器，其特征在于，包括導(dǎo)電型的半導(dǎo)體襯底(12)，該襯底形成有多個(gè)凸起(13a)；反導(dǎo)電型的位線(BL1，BL2)，其被形成在位于所述多個(gè)凸起(13a)的相鄰?fù)蛊鹬g的所述半導(dǎo)體襯底(12)的主表面上；單元晶體管(TC)，其被各沿行方向和列方向布置成多個(gè)陣列，每一單元晶體管(TC)將所述位線(BL1，BL2)作為源區(qū)或漏區(qū)其中之一，至少在所述多個(gè)凸起(13a)中的一個(gè)凸起的頂部形成溝道區(qū)；選擇晶體管(STE，STO)，其在與所述位線(BL1，BL2)基本上相同的一個(gè)層次上形成有溝道區(qū)和源/漏區(qū)，用以選擇所述位線(BL1，BL2)；其中所述選擇晶體管(STE，STO)的所述源/漏區(qū)之一與所述位線被在一個(gè)基本相同的平面上相互電連接。
3.根據(jù)權(quán)利要求2所述的半導(dǎo)體存儲(chǔ)器，其特征在于每一所述凸起(13a)包括一對(duì)彼此相對(duì)的側(cè)壁(13b)，而且，每一所述單元晶體管(TC)包括第一絕緣層(15c)，其形成在所述凸起(13a)中的一個(gè)的頂部(13c)上；第二絕緣層(15a)，它們形成在所述凸起(13a)的側(cè)壁(13b)和所述源/漏區(qū)上；一對(duì)浮動(dòng)?xùn)?FG1，F(xiàn)G2)，它們分別形成在設(shè)于所述凸起(13a)的側(cè)壁(13b)上的所述第二絕緣層(15a)上，并通過(guò)所述第二絕緣層(15a)分別朝向所述側(cè)壁(13b)和所述源/漏區(qū)；第三絕緣層(15b)，每一第三絕緣層(15b)形成在所述浮動(dòng)?xùn)?FG1，F(xiàn)G2)中的一個(gè)上；控制柵(CG)，其通過(guò)所述第三絕緣層(15b)朝向所述一對(duì)浮動(dòng)?xùn)?FG1，F(xiàn)G2)，并通過(guò)所述第一絕緣層(15c)朝向所述凸起(13a)的頂部(13c)。
4.根據(jù)權(quán)利要求2或3所述的半導(dǎo)體存儲(chǔ)器，其特征在于所述單元晶體管(TC)被分成多個(gè)存儲(chǔ)體(BNK)，每一存儲(chǔ)體包括一列和預(yù)選數(shù)量的行；而且，所述選擇晶體管(STE，STO)通過(guò)一虛擬接地系統(tǒng)選擇奇數(shù)行上的存儲(chǔ)體(BNK)或偶數(shù)行上的存儲(chǔ)體(BNK)其中之一。
5.根據(jù)權(quán)利要求2-4任一項(xiàng)所述的半導(dǎo)體存儲(chǔ)器，其特征在于還包括驅(qū)動(dòng)晶體管(CM)，用于驅(qū)動(dòng)所述單元晶體管(TC)，所述驅(qū)動(dòng)晶體管(CM)位于與所述選擇晶體管(STE，STO)不同的一個(gè)層次上，并由一單個(gè)步驟在形成所述選擇晶體管(STE，STO)的同時(shí)形成。
6.根據(jù)權(quán)利要求2-5任一項(xiàng)所述的半導(dǎo)體存儲(chǔ)器，其特征在于還包括用于保護(hù)的絕緣層，其被形成于沿列方向的所述凸起(13a)的端部上，其中所述絕緣層是與所述半導(dǎo)體存儲(chǔ)器所包含的晶體管上設(shè)置的側(cè)壁絕緣層同時(shí)形成的，并且每一絕緣層具有一種輕微摻雜的漏極(LDD)結(jié)構(gòu)。
7.一種半導(dǎo)體存儲(chǔ)器，包括沿行方向上排列的多個(gè)單元晶體管(TC)，其特征在于每個(gè)所述多個(gè)單元晶體管(TC)包括位于一個(gè)比該單元晶體管(TC)的一溝道區(qū)部分低的層次上的源/漏區(qū)(BL1，BL2)和控制柵(CG)，所述多個(gè)單元晶體管(TC)共用該控制柵(CG)，所述多個(gè)單元晶體管(TC)被分成多個(gè)塊(212)，所述半導(dǎo)體存儲(chǔ)器還包括一個(gè)絕緣隔離區(qū)(STIa)，其介于所述多個(gè)塊(212)的相鄰塊之間，和沿行方向延伸并被連接到多個(gè)絕緣隔離區(qū)(STIa)內(nèi)的所述控制柵(CG)上的導(dǎo)體(38)。
8.根據(jù)權(quán)利要求7所述的半導(dǎo)體存儲(chǔ)器，其特征在于所述單元晶體管(TC)被沿列方向以及行方向排列，沿列方向排列的所述單元晶體管(TC)被分成多個(gè)組并共用所述多個(gè)組中的每一個(gè)的溝道區(qū)，所述半導(dǎo)體存儲(chǔ)器還包括絕緣隔離區(qū)(STIb)，其位于所述多個(gè)組的端部用于隔離所述多個(gè)組中的相鄰組。
9.一種半導(dǎo)體存儲(chǔ)器，包括沿行方向和列方向排列的多個(gè)單元晶體管(TC)，其特征在于所述多個(gè)單元晶體管(TC)中的每一個(gè)包括位于一個(gè)比該單元晶體管(TC)的溝道區(qū)部分低的層次上的源/漏區(qū)(BL1，BL2)和控制柵(CG)，沿行方向排列的所述單元晶體管(TC)共用該控制柵(CG)，沿行方向排列的所述多個(gè)單元晶體管(TC)被分成多個(gè)塊(212)，所述半導(dǎo)體存儲(chǔ)器還包括絕緣隔離區(qū)(STIa)，每一絕緣隔離區(qū)(STIa)介于所述多個(gè)塊(212)中的相鄰塊之間，沿列方向排列的所述單元晶體管(TC)被分成多個(gè)組并共用所述多個(gè)組中的每一個(gè)的溝道區(qū)，所述半導(dǎo)體存儲(chǔ)器還包括絕緣隔離區(qū)(STIb)，其位于所述多個(gè)組的端部從而用于隔離所述多個(gè)組。
10.根據(jù)權(quán)利要求7-9任一項(xiàng)所述的半導(dǎo)體存儲(chǔ)器，其特征在于數(shù)據(jù)被并行寫入屬于所述多個(gè)塊(212)中的不同塊的多個(gè)單元晶體管(Tc)或者從其中讀出。
11.一種半導(dǎo)體存儲(chǔ)器，包括沿列方向排列的多個(gè)單元晶體管(TC)，其特征在于所述多個(gè)單元晶體管(TC)中的每一個(gè)形成有位于一個(gè)比該單元晶體管(TC)的溝道區(qū)部分低的層次上的源/漏(BL1，BL2)，并被分成多個(gè)組，沿列方向的所述單元晶體管(TC)中的相鄰晶體管共用至少在所述多個(gè)組中的每一個(gè)的所述源/漏區(qū)(BL1，BL2)其中之一，所述半導(dǎo)體存儲(chǔ)器還包括被分配給所述多個(gè)組的多個(gè)連接部分，和一導(dǎo)體(306)，其沿列方向延伸并被連接到位于所述多個(gè)連接部分的所述源/漏區(qū)(BL1，BL2)。
12.根據(jù)權(quán)利要求11所述的半導(dǎo)體存儲(chǔ)器，其特征在于屬于相同組的所述單元晶體管(TC)共用所述溝道區(qū)；而且，所述半導(dǎo)體存儲(chǔ)器還包括絕緣隔離區(qū)(STIb)，其位于所述組的端部從而使所述組彼此隔離。
13.一種半導(dǎo)體存儲(chǔ)器，包括沿行方向和列方向排列的多個(gè)單元晶體管(TC)，其特征在于所述多個(gè)單元晶體管(TC)中的每一個(gè)包括控制柵(CG)，沿列方向排列的所述單元晶體管(TC)共用該控制柵(CG)，所述多個(gè)單元晶體管(TC)中的每一個(gè)包括位于一個(gè)比該單元晶體管(TC)的溝道區(qū)部分低的層次上的源/漏區(qū)(BL1，BL2)，沿列方向的所述單元晶體管(TC)的相鄰晶體管共用所述源/漏區(qū)(BL1，BL2)其中之一，所述半導(dǎo)體存儲(chǔ)器還包括一導(dǎo)體(306)，其沿列方向上延伸并被連接到在列方向上彼此鄰近的所述控制柵(CG)之間的所述源/漏區(qū)(BL1，BL2)，從而沿列方向的所述源/漏區(qū)(BL1，BL2)的電阻被大大降低。
14.一種半導(dǎo)體存儲(chǔ)器，包括沿列方向和行方向排列的多個(gè)單元晶體管(TC)，其特征在于所述多個(gè)單元晶體管(TC)中的每一個(gè)形成有位于一個(gè)比該單元晶體管(TC)的一溝道區(qū)部分低的層次上的源/漏區(qū)(BL1，BL2)，沿列方向的所述單元晶體管(TC)中的相鄰晶體管共用所述源/漏區(qū)(BL1，BL2)其中之一，沿行方向的所述單元晶體管(TC)中的相鄰晶體管共用位于所述相鄰單元晶體管(TC)之間的所述源/漏區(qū)(BL1，BL2)，在所述源/漏區(qū)(BL1，BL2)的中間部分形成一個(gè)具有與所述源/漏區(qū)(BL1，BL2)的導(dǎo)電率相同的高濃度區(qū)域(33)，沿列方向排列的所述多個(gè)單元晶體管(TC)共用所述高濃度區(qū)域(33)。
全文摘要
一單元晶體管(TC)包括被形成在一個(gè)比它的溝道區(qū)低的層次上的源/漏區(qū)(BL)。一選擇晶體管(STE)具有被形成在與該單元晶體管(TC)的源/漏區(qū)(BL)基本相同的層次上的溝道區(qū)和源/漏區(qū)。單元晶體管(TC)的源/漏區(qū)(BL)其中之一與選擇晶體管(STE)的源/漏區(qū)其中之一被在基本上相同的平面上彼此電氣互連。
文檔編號(hào)H01L27/092GK1447436SQ0312864
公開(kāi)日2003年10月8日 申請(qǐng)日期2003年3月27日 優(yōu)先權(quán)日2002年3月27日
發(fā)明者三井田高 申請(qǐng)人:伊諾太科株式會(huì)社