專利名稱：開放式位陣列的讀出放大器和體系結(jié)構(gòu)的制作方法
背景技術(shù)：
發(fā)明領(lǐng)域本發(fā)明一般地涉及使用存儲器陣列體系結(jié)構(gòu)的系統(tǒng)，更具體地說，本發(fā)明涉及用于改善的讀出放大器體系結(jié)構(gòu)的系統(tǒng)和方法。
相關(guān)技術(shù)的說明工作期間電子系統(tǒng)通常將數(shù)據(jù)存儲在存儲裝置中。動態(tài)隨機(jī)訪問存儲器(DRAM)作為這樣的系統(tǒng)的數(shù)據(jù)存儲裝置是非常普遍的。DRAM是一種以二進(jìn)制形式(即“1”或“0”)將數(shù)據(jù)存儲在大量單元中的集成電路。數(shù)據(jù)以設(shè)置在單元中的電容器上的電荷的形式存儲在單元中。一般地說，高邏輯電平近似等于電源電壓，而低邏輯電平近似等于地電位。
通常，DRAM的單元排列成陣列形式，使得能夠?qū)蝹€單元尋址和訪問。所述陣列可以設(shè)想為單元的行和列。每一行包括利用公共控制信號把所述行上的各單元互連的字線。類似地，每一列包括與每一行中至多一個單元連接的位線。因此，可以控制字線和位線，以便逐一地訪問所述陣列中的每一個單元。
為了讀出單元中的數(shù)據(jù)，通過選擇與所述單元相關(guān)聯(lián)的字線來訪問單元的電容器。使與所選單元的位線配對的互補(bǔ)位線平衡到平衡電壓。所述平衡電壓(Veq)一般處于高的Vcc和低的Vss(一般為地電位)邏輯電平中間。因此，傳統(tǒng)上，使位線平衡到電源電壓的一半(VCC/2)。當(dāng)激活所選單元的字線時，所選單元的電容器將存儲的電壓放電給位線，因此，將所述位線充電到所述電壓。
參考

圖1，讀出放大器110檢測和放大位線對上的電壓差。所述讀出放大器110一般包括兩個主要組件n型讀出放大器和p型讀出放大器。如圖1中所示，所述n型讀出放大器包括交錯連接的n溝道晶體管對230、232，其中晶體管230、232的刪級可以連接到位線102和104或者106和108。因此，在讀操作期間，n溝道晶體管230、232最初由位線102和104或者106和108上的平衡電壓驅(qū)動。n型讀出放大器用于將低位線驅(qū)動到地電位。P型讀出放大器包括交錯連接的p溝道晶體管對234、236并用于將高位線驅(qū)動到電源電壓。
陣列的輸入/輸出裝置(通常為n溝道晶體管240、242)將所選單元的位線102和104或者106和108上的電壓傳送到輸入/輸出線244、246，以便輸送到例如計(jì)算機(jī)的處理器或其它與DRAM相關(guān)聯(lián)的電子系統(tǒng)。在寫操作中，數(shù)據(jù)通過陣列的輸入/輸出裝置240、242從輸入/輸出線244、246傳送到位線102、104、106、108，以便存儲在所選單元的電容器中。
傳統(tǒng)上，以集成電路的一個部分的形式形成存儲裝置的每一個部件。為了更有效地使用集成電路的面積，存儲器陣列可以包括一些子陣列，在所述各子陣列中共享讀出放大器電路。在這樣的存儲裝置中，子陣列通過隔離晶體管202、204、206、208(一般為n溝道晶體管)連接到讀出放大器110。正如本專業(yè)中眾所周知的，所述n型溝道隔離晶體管202、204、206、208選擇性地將讀出放大器110連接到位線106和108或者102和104以便進(jìn)行數(shù)據(jù)的讀或?qū)懖僮?，?br> 在圖2中的更高層上舉例說明共享讀出放大器的上述配置，通常稱作為交錯折疊方案。在這種方案中，位偶(例如兩根位線)被交錯并且彼此緊挨著插入子陣列112、114中。每一個位偶構(gòu)成真和互補(bǔ)組合，通過讀出放大器110讀出和寫入所述組合。位線對，例如102、104中每一根位線，例如102，都被連接到子陣列的存儲器單元，每一個單元包括通過存取晶體管連接到位線的電容器。參見圖1和2，位偶102和104通過一對隔離晶體管206，208連接到讀出放大器110。來自另一個子陣列114的另一個位偶106、108也共享相同的選擇放大器110。在讀出位偶102、104期間，位偶106、108通過隔離晶體管202、204與讀出放大器110隔離。如圖1所示，例如通過使讀出放大器110和位偶106、108之間的一對隔離晶體管對202、204截止就會出現(xiàn)這種隔離。交錯折疊方案要求一個讀出放大器與相鄰陣列的4根位線的間隔相適應(yīng)。交錯折疊位線方案適用于8F**2型存儲器單元，這種類型的存儲器單元通常使用這樣的方案。名稱8F**2描述根據(jù)產(chǎn)業(yè)標(biāo)準(zhǔn)“F units”每一個存儲器單元占有的面積。
另一種眾所周知的存儲器單元配置稱作為6F**2單元。6F**2單元不同于8F**2單元，對于交錯折疊方案，讀出放大器110必須裝配到兩根位線的寬度中，而不是象8F**2單元的情況那樣裝配到4根位線的間隔里。而6F**2存儲器單元可以與圖1所示的相同的讀出放大器布局一起使用，這可能要求非常緊湊的設(shè)計(jì)規(guī)則或附加的互連。因此，需要一種更好地適合于6F**2存儲器單元的更有效的讀出放大器方案布局。
本發(fā)明慨述本發(fā)明涉及供6F**2存儲器單元使用的讀出放大器布局。所述布局使用開放式數(shù)字體系結(jié)構(gòu)，其中，從每個相鄰的子陣列饋電的位線不共享讀出放大器。這種開放式數(shù)字體系結(jié)構(gòu)使用相對于位線垂直取向的讀出放大器長度。這種布局供利用6F**2存儲器單元的有效存儲器陣列系統(tǒng)使用，同時避免了實(shí)現(xiàn)6F**2存儲器單元的交錯折疊方案的復(fù)雜性。
附圖的簡要說明根據(jù)以下參考附圖所提供的對示范性實(shí)施例的詳細(xì)說明，本發(fā)明的前述和其它優(yōu)點(diǎn)和特征將更加清楚，附圖中圖1是說明使用共享讀出放大器的交錯折疊位線布局的存儲裝置的原理圖2是根據(jù)交錯折疊數(shù)字位線布局的共享讀出放大器和多根位線圖解說明；圖3是根據(jù)本發(fā)明的示范性實(shí)施例制造的并包括開放式位陣列讀出放大器配置(其中位線垂直于讀出放大器的長度方向伸展)的存儲裝置的電原理圖；圖4是圖3所示的存儲裝置的一部分的布局的圖解說明；圖5是根據(jù)本發(fā)明的另一個示范性實(shí)施例的說明開放式位體系結(jié)構(gòu)圖解說明；圖6圖解說明根據(jù)本發(fā)明另一個示范性實(shí)施例的使用包含開放式位陣列讀出放大器配置的存儲裝置的處理器系統(tǒng)；圖7是根據(jù)本發(fā)明的另一個示范性實(shí)施例制造的存儲裝置的一部分的電原理圖；以及圖8是圖7中所示的存儲裝置的一部分的布局說明。
最佳實(shí)施例的詳細(xì)說明下面參考附圖，其中相同的標(biāo)號表示相同的元件，圖3示出使用開放式位陣列讀出放大器配置的存儲裝置500的原理圖，其中，讀出放大器110的長度(圖4中以水平方向伸展的方式示出)垂直于位線102、104的伸展方向(圖4中以垂直方向伸展的方式示出)。由于多個存儲器子陣列沒有通過多根位線連接到同一讀出放大器110(即不共享讀出放大器110)，所以不需要隔離晶體管，不象圖1和2中說明的傳統(tǒng)的配置那樣。如圖5所示，用于由讀出放大器110進(jìn)行比較的兩根位線102和104取自讀出放大器110的任意一側(cè)的兩個不同的子陣列。應(yīng)該明白，雖然不需要隔離晶體管202、204，206，208(圖1)，但是可以包括所述隔離晶體管而沒有脫離本發(fā)明的精神和范圍。
參見圖3，通過把位線102、104連接到兩個n溝道晶體管290，292的公共節(jié)點(diǎn)COM 584來實(shí)現(xiàn)它們的平衡。通過控制節(jié)點(diǎn)LEQ 294上使n溝道晶體管290，292同時導(dǎo)通或截止的電壓，晶體管290，292可以同時導(dǎo)通而把位線102、104連接到公共節(jié)點(diǎn)COM 584上，從而使位線102、104平衡。由于位線102、104被等于VCC的值所隔離，所以公共節(jié)點(diǎn)COM 584上的結(jié)果電位為VCC/2。通過電源電壓元件(例如圖3所示的Vccp晶體管590)連接電壓源DVC/2(例如在VCC/2)，以便將公共節(jié)點(diǎn)COM 584保持在VCC/2上。然而，應(yīng)該明白，Vccp晶體管590是不需要的，而可以用其它電源電壓元件來代替所示的Vccp晶體管590或與所示的Vccp晶體管590組合，例如一個電阻、幾個電阻、多個晶體管、電阻和晶體管的組合、或者現(xiàn)有技術(shù)中已知的其它器件或組合。這種配置的優(yōu)點(diǎn)是如果另外使多根位線相互平衡(例如彼此短路)，那么，只需要一個電源電壓元件(例如，Vccp晶體管590)來將多根位線保持在所需的電壓(例如VCC/2)。
圖4為簡化而示出單一的讀出放大器110。應(yīng)該明白，在實(shí)際情況下，如圖5所示，多個圖4所示的電路將用于訪問和控制存儲裝置500，其中每一個電路將讀/寫所選字線的一個數(shù)據(jù)位。例如，在4比特?cái)?shù)據(jù)方案中，將配置4個圖3所述類型的讀出放大器110，并且所述4個讀出放大器共享RNL_、ACT、CS、COM和LEQ的信號。
由于讀出放大器被配置成與位線102、104垂直，所以可以獲得額外的平行于位線102、104的互連空間。所述額外的互連空間可以用于控制信號、配電盤或者其它裝置的本地互連。
圖4是圖3說明的存儲器500的500′部分的物理布局的自頂向下的圖解說明。如上所述，所述布局使用開放式讀出放大器配置，所述放大器具有與位線102、104的伸展方向垂直取向的讀出放大器110。圖4電路中的讀出放大器110在電氣上等效于圖3所說明的讀出放大器110。讀出放大器110包括兩個n溝道晶體管230、232和兩個p溝道晶體管234、236，并且其長度沿著圖4所示的水平方向伸展。圖4中，位線102、104分別從頂部和底部進(jìn)入，并在與讀出放大器110的長度垂直的方向(圖4垂直所示)上伸展。在p溝道晶體管234、236和n溝道晶體管232、230之間的互連414、410分別在與讀出放大器110的長度平行(圖4中以水平方向示出)而與位線102、104的伸展方向垂直的方向上伸展。這樣，可以沿著互連414、410分別在多處連接位線102、104，提供相當(dāng)大的設(shè)計(jì)靈活性。N阱502中包含形成p溝道晶體管234、236的源/漏區(qū)的有源區(qū)504。同樣，有源區(qū)506形成n溝道晶體管230、232的源/漏區(qū)。圖中示出n溝道晶體管230、232的源/漏區(qū)和節(jié)點(diǎn)COM(例如圖3中的節(jié)點(diǎn)584)之間的晶體管290、292，用于在均衡期間位線102、104的選擇性連接。為了簡化，在圖4中省略了輸入/輸出裝置240、242(圖3)和電源電壓元件，例如Vccp晶體管590(圖3)。
圖7和8圖解說明根據(jù)本發(fā)明另一個示范性實(shí)施例構(gòu)造的存儲裝置800。參見圖7，所述裝置800在兩個n溝道晶體管230，232之間設(shè)置均衡裝置802。這樣，所述裝置不需要多個晶體管290，292和COM節(jié)點(diǎn)584(圖4)用于均衡。可以通過由LEQ信號控制的均衡裝置802來均衡位線102、104。通過電源電壓元件，例如Vccp晶體管590連接的電壓源DVC/2(例如VCC/2)也可以用來在圖7所示的均衡期間使位線102、104保持所需要的電壓，例如VCC/2。如上所述，這種配置的一個優(yōu)點(diǎn)是如果另外使多根位線相互均衡(例如彼此短路)，那么，只需要一個電源電壓元件(例如Vccp晶體管590)來將多根位線保持在所需電壓(例如VCC/2)。同樣，如上所述，不需要Vccp晶體管590作為所述電源電壓元件，所述電源電壓元件也可以是一個電阻、多個電阻、多個晶體管、它們的組合或者在現(xiàn)有技術(shù)中已知的其它元件。
參見圖8，圖中示出圖7所說明的存儲裝置800的部分800’的物理布局的從頂向下的視圖。在圖8中說明的圖7的部分800’包括位線102、104，讀出放大器110和均衡裝置802。均衡裝置802設(shè)置在與位線102、104連接的互連410，414之間并且連接到用于在均衡期間對位線102、104進(jìn)行選擇性連接的外圍的LEQ。而且，N阱502中包含形成p溝道晶體管234、236的源/漏區(qū)的有源區(qū)504。同樣，有源區(qū)506形成n溝道晶體管230、232的源/漏區(qū)，并且用于均衡裝置802。
圖6圖解說明簡化的處理器系統(tǒng)700，所述處理器系統(tǒng)可以應(yīng)用包含圖3至5和圖7至8描述和說明的讀出放大器配置的RAM裝置708。處理器系統(tǒng)700包括中央處理裝置(CPU)712、RAM存儲裝置708和ROM存儲裝置710，并且也可以包括輸入/輸出(I/O)裝置704、706，磁盤裝置714及CD ROM裝置716。上述所有部件都通過總線718相互通信。RAM存儲裝置708和CPU 712也可以一起集成在一片芯片上。
雖然已經(jīng)描述了為具有6F**2存儲單元配置的陣列提供益處的本發(fā)明，但是本發(fā)明也可以用于8F**2存儲器陣列和其它陣列。
因此，應(yīng)該明白，上述描述用來說明本發(fā)明而不是限制本發(fā)明。對本專業(yè)的普通技術(shù)人員來說，對這里所描述和圖解說明的結(jié)構(gòu)的許多變化、修改和替換是顯而易見的。不要認(rèn)為本發(fā)明受所描述和圖解說明的實(shí)施例的細(xì)節(jié)的限制，本發(fā)明僅受所附權(quán)利要求書的范圍的限制。
權(quán)利要求
1.一種集成電路存儲裝置，它包括制作在基片上的具有第一對晶體管和第二對晶體管的至少一個讀出放大器，所述讀出放大器的長度被限定在從所述第一對晶體管伸展到所述第二對晶體管的第一方向上；以及連接到所述至少一個讀出放大器的位線對，所述位線對在垂直于所述第一方向的第二方向上伸展。
2.如權(quán)利要求1所述的存儲裝置，其特征在于所述第一對晶體管為p溝道晶體管，所述第二對晶體管為n溝道晶體管。
3.如權(quán)利要求1所述的存儲裝置，其特征在于還包括連接所述第一和第二對晶體管并且在所述第一方向上伸展的一對互連線，每一根所述位線與各自的互連線連接。
4.如權(quán)利要求1所述的存儲裝置，其特征在于還包括一對存儲器子陣列，每一個存儲器子陣列包括多個存儲單元，每一根所述位線連接到各自的子陣列。
5.如權(quán)利要求1所述的存儲裝置，其特征在于還包括用于均衡所述位線的均衡電路。
6.如權(quán)利要求5所述的存儲裝置，其特征在于所述均衡電路包括串聯(lián)連接的晶體管對，所述串聯(lián)連接的晶體管對在串聯(lián)連接點(diǎn)上具有公共節(jié)點(diǎn)，所述各串聯(lián)連接的晶體管的各柵極接收均衡控制信號。
7.如權(quán)利要求5所述的存儲裝置，其特征在于所述均衡電路包括具有一對源/漏區(qū)的均衡晶體管，每一個源/漏區(qū)連接到所述一對所述位線中各自位線，所述均衡晶體管的柵極接收均衡控制信號。
8.如權(quán)利要求1所述的存儲裝置，其特征在于還包括輸入/輸出晶體管，以便選擇性地控制到所述至少一個讀出放大器的數(shù)據(jù)輸入和從所述至少一個讀出放大器的數(shù)據(jù)輸出，所述輸入/輸出晶體管連接到所述位線之一。
9.如權(quán)利要求1所述的存儲裝置，其特征在于還包括大約等于電源電壓一半的電壓源，所述電壓源通過電源電壓元件連接到所述位線中至少一根位線。
10.如權(quán)利要求9所述的存儲裝置，其特征在于所述電源電壓元件包括晶體管。
11.如權(quán)利要求9所述的存儲裝置，其特征在于所述電源電壓元件包括電阻器。
12.如權(quán)利要求2所述的存儲裝置，其特征在于所述p溝道晶體管對連接到公共節(jié)點(diǎn)上。
13.如權(quán)利要求2所述的存儲裝置，其特征在于所述n溝道晶體管對連接到公共節(jié)點(diǎn)上。
14.如權(quán)利要求2所述的存儲裝置，其特征在于所述n溝道晶體管對在所述第一方向上伸展。
15.如權(quán)利要求1所述的存儲裝置，其特征在于還包括多個存儲器子陣列，其中，所述至少一個讀出放大器連接到所述多個子陣列中的兩個子陣列，每一根所述位線連接到各自的子陣列上，因而不需要隔離晶體管。
16.一種存儲電路，它包括制作在基片上的多個讀出放大器，每一個所述讀出放大器具有第一對p溝道晶體管和第二對n溝道晶體管，每一個所述放大器的長度被限定在從所述第一對p溝道晶體管的第一源極伸展到所述第二對n溝道晶體管的第二源極的第一方向上；連接到每一個所述讀出放大器的位線對，所述位線對在垂直于所述第一方向的第二方向上伸展；以及連接所述各個第一和第二對晶體管的所述第一和第二源極的互連線對，每一根所述位線與相應(yīng)的互連線連接。
17.如權(quán)利要求16所述的存儲電路，其特征在于還包括一對存儲器子陣列，每一個存儲器子陣列包括多個存儲單元，每一根所述位線連接到相應(yīng)的子陣列。
18.如權(quán)利要求16所述的存儲電路，其特征在于還包括用于均衡所述位線的均衡電路。
19.如權(quán)利要求18所述的存儲電路，其特征在于所述均衡電路包括串聯(lián)連接的晶體管對，所述串聯(lián)連接的晶體管對在串聯(lián)連接點(diǎn)上具有公共節(jié)點(diǎn)，所述各串聯(lián)連接的晶體管的各柵極接收均衡控制信號。
20.如權(quán)利要求18所述的存儲電路，其特征在于所述均衡電路包括具有一對源/漏區(qū)的均衡晶體管，每一個源/漏區(qū)連接到所述位線對中相應(yīng)的一根位線，所述均衡晶體管的柵極接收均衡控制信號。
21.如權(quán)利要求16所述的存儲電路，其特征在于還包括輸入/輸出晶體管，以便選擇性地控制向所述至少一個讀出放大器的數(shù)據(jù)輸入和從所述至少一個讀出放大器的數(shù)據(jù)輸出，所述輸入/輸出晶體管連接到所述位線之一。
22.如權(quán)利要求16所述的存儲電路，其特征在于還包括大約等于電源電壓一半的電壓源，所述電壓源通過電源電壓元件連接到所述位線中至少一根位線。
23.如權(quán)利要求22所述的存儲電路，其特征在于所述電源電壓元件包括晶體管。
24.如權(quán)利要求22所述的存儲電路，其特征在于所述電源電壓元件包括電阻器。
25.如權(quán)利要求16所述的存儲電路，其特征在于所述p溝道晶體管對連接到公共節(jié)點(diǎn)上。
26.如權(quán)利要求16所述的存儲電路，其特征在于所述n溝道晶體管對連接在公共節(jié)點(diǎn)上。
27.如權(quán)利要求16所述的存儲電路，其特征在于所述n溝道晶體管對在所述第一方向上伸展。
28.如權(quán)利要求16所述的存儲電路，其特征在于還包括多個存儲器子陣列，其中，所述至少一個讀出放大器連接到所述多個子陣列中的兩個子陣列，每一根所述位線連接到相應(yīng)的子陣列，因而不需要隔離晶體管。
29.一種處理器系統(tǒng)，它包括處理器；以及與所述處理器連接的存儲裝置，所述存儲裝置包括制作在基片上并且具有第一對p溝道晶體管和第二對n溝道晶體管的至少一個讀出放大器，所述至少一個讀出放大器的長度被限定在從所述第一對p溝道晶體管伸展到所述第二對n溝道晶體管的第一方向上；以及連接到所述至少一個讀出放大器的位線對，所述位線對在垂直于所述第一方向的第二方向上伸展。
30.如權(quán)利要求29所述的系統(tǒng)，其特征在于還包括分別連接所述第一和第二對晶體管并在所述第一方向上伸展的一對互連線，每一根所述位線與相應(yīng)的互連線連接。
31.如權(quán)利要求29所述的系統(tǒng)，其特征在于還包括一對存儲器子陣列，每一個存儲器子陣列包括多個存儲單元，每一根所述位線連接到相應(yīng)的子陣列。
32.如權(quán)利要求29所述的系統(tǒng)，其特征在于還包括用于均衡所述位線的均衡電路。
33.如權(quán)利要求32所述的系統(tǒng)，其特征在于所述均衡電路包括串聯(lián)連接的晶體管對，所述串聯(lián)連接的晶體管對具有在串聯(lián)連接點(diǎn)上的公共節(jié)點(diǎn)，所述各串聯(lián)連接的晶體管的各柵極接收均衡控制信號。
34.如權(quán)利要求32所述的系統(tǒng)，其特征在于所述均衡電路包括具有一對源/漏區(qū)的均衡晶體管，每一個源/漏區(qū)連接到所述位線對中相應(yīng)的一根位線，所述均衡晶體管的柵極接收均衡控制信號。
35.如權(quán)利要求29所述的系統(tǒng)，其特征在于還包括輸入/輸出晶體管，以便選擇性地控制向所述至少一個讀出放大器的數(shù)據(jù)輸入和從所述至少一個讀出放大器的數(shù)據(jù)輸出，所述輸入/輸出晶體管連接到所述位線之一。
36.如權(quán)利要求29所述的系統(tǒng)，其特征在于還包括大約等于電源電壓一半的電壓源，所述電壓源通過電源電壓元件連接到所述位線中至少一根位線。
37.如權(quán)利要求36所述的系統(tǒng)，其特征在于所述電源電壓元件包括晶體管。
38.如權(quán)利要求36所述的系統(tǒng)，其特征在于所述電源電壓元件包括電阻器。
39.如權(quán)利要求29所述的系統(tǒng)，其特征在于所述p溝道晶體管對連接到公共節(jié)點(diǎn)。
40.如權(quán)利要求29所述的系統(tǒng)，其特征在于所述n溝道晶體管對連接到公共節(jié)點(diǎn)。
41.如權(quán)利要求29所述的系統(tǒng)，其特征在于所述n溝道晶體管對在所述第一方向上伸展。
42.如權(quán)利要求29所述的系統(tǒng)，其特征在于還包括多個存儲器子陣列，其中，所述至少一個讀出放大器連接到所述多個子陣列中的兩個子陣列，每一根所述位線連接到相應(yīng)的子陣列，因而不需要隔離晶體管。
43.一種集成存儲電路，它包括包括處理器和存儲裝置的管芯，所述存儲裝置包括制作在基片上并且具有第一對p溝道晶體管和第二對n溝道晶體管的至少一個讀出放大器，所述至少一個讀出放大器的長度被限定在從所述第一對p溝道晶體管伸展到所述第二對n溝道晶體管的第一方向上；以及連接到所述至少一個讀出放大器的位線對，所述位線對在垂直于所述第一方向的第二方向上伸展。
44.如權(quán)利要求43所述的存儲電路，其特征在于還包括分別連接所述第一和第二對晶體管并在所述第一方向上伸展的一對互連線，每一根所述位線與相應(yīng)的互連線連接。
45.如權(quán)利要求43所述的存儲電路，其特征在于還包括一對存儲器子陣列，每一個存儲器子陣列包括多個存儲單元，每一根所述位線連接到相應(yīng)的子陣列。
46.如權(quán)利要求43所述的存儲電路，其特征在于還包括用于均衡所述位線的均衡電路。
47.如權(quán)利要求46所述的存儲電路，其特征在于所述均衡電路包括串聯(lián)連接的晶體管對，所述串聯(lián)連接的晶體管對具有在串聯(lián)連接點(diǎn)上的公共節(jié)點(diǎn)，所述各串聯(lián)連接的晶體管的各柵極接收均衡控制信號。
48.如權(quán)利要求46所述的存儲電路，其特征在于所述均衡電路包括具有一對源/漏區(qū)的均衡晶體管，每一個源/漏區(qū)連接到所述位線對中相應(yīng)的一根位線，所述均衡晶體管的柵極接收均衡控制信號。
49.如權(quán)利要求43所述的存儲電路，其特征在于還包括輸入/輸出晶體管，以便選擇性地控制向所述至少一個讀出放大器的數(shù)據(jù)輸入和從所述至少一個讀出放大器的數(shù)據(jù)輸出，所述輸入/輸出晶體管連接到所述位線之一。
50.如權(quán)利要求43所述的存儲電路，其特征在于還包括大約等于電源電壓一半的電壓源，所述電壓源通過電源電壓元件連接到所述位線中至少一根位線。
51.如權(quán)利要求50所述的存儲電路，其特征在于所述電源電壓元件包括晶體管。
52.如權(quán)利要求50所述的存儲電路，其特征在于所述電源電壓元件包括電阻器。
53.如權(quán)利要求43所述的存儲電路，其特征在于所述p溝道晶體管對連接在公共節(jié)點(diǎn)上。
54.如權(quán)利要求43所述的存儲電路，其特征在于所述n溝道晶體管對連接在公共節(jié)點(diǎn)上。
55.如權(quán)利要求43所述的存儲電路，其特征在于所述n溝道晶體管對在所述第一方向上伸展。
56.如權(quán)利要求43所述的存儲電路，其特征在于還包括多個存儲器子陣列，其中，所述至少一個讀出放大器連接到所述多個子陣列中的兩個子陣列，每一根所述位線連接到相應(yīng)的子陣列，因而不需要隔離晶體管。
57.一種制作存儲裝置的方法，所述方法包括在基片上制作至少一個讀出放大器，用于檢測表示所述存儲裝置的存儲單元的電荷的信號，所述至少一個讀出放大器具有第一對p溝道晶體管和第二對n溝道晶體管，所述讀出放大器的長度被限定在從所述第一對p溝道晶體管伸展到所述第二對n溝道晶體管的第一方向上；制作與所述至少一個讀出放大器連接的位線對，所述位線對在與所述第一方向垂直的第二方向上伸展；以及集成將所述p溝道晶體管對與所述n溝道晶體管對連接的至少一根互連線，所述至少一根互連線在所述第一方向上伸展。
58.如權(quán)利要求57所述的方法，其特征在于還包括將每一根所述位線連接到分離的各子陣列的各存儲單元，所述分離的各子陣列共享公共讀出放大器。
59.如權(quán)利要求57所述的方法，其特征在于還包括將所述各位線連接到公共均衡節(jié)點(diǎn)。
60.如權(quán)利要求59所述的方法，其特征在于還包括將大約等于電源電壓一半的電壓提供給所述公共均衡節(jié)點(diǎn)。
61.如權(quán)利要求57所述的方法，其特征在于還包括將所述各位線連接到具有在串聯(lián)連接點(diǎn)上的公共均衡節(jié)點(diǎn)的串聯(lián)連接的晶體管對，所述各串聯(lián)連接的晶體管的各柵極接收均衡控制信號。
62.如權(quán)利要求57所述的方法，其特征在于還包括將所述各位線連接到具有一對源/漏區(qū)的均衡晶體管，每一個源/漏區(qū)連接到所述位線對中相應(yīng)的一根位線，所述均衡晶體管的柵極接收均衡控制信號。
63.如權(quán)利要求57所述的方法，其特征在于還包括將所述各位線連接到輸入/輸出晶體管，以便選擇性地控制向所述至少一個讀出放大器的數(shù)據(jù)輸入和從所述至少一個讀出放大器的數(shù)據(jù)輸出。
64.如權(quán)利要求57所述的方法，其特征在于還包括將所述p溝道晶體管對連接到公共節(jié)點(diǎn)上。
65.如權(quán)利要求57所述的方法，其特征在于還包括將所述n溝道晶體管對連接到公共節(jié)點(diǎn)上，所述n溝道晶體管對在所述第一方向上伸展。
66.如權(quán)利要求57所述的方法，其特征在于還包括將所述至少一個讀出放大器連接到多個存儲器子陣列中的兩個存儲器子陣列，每一根所述位線連接到相應(yīng)的子陣列，因而不需要隔離晶體管。
全文摘要
描述提供存儲裝置的方法和設(shè)備，所述存儲裝置具有在第一方向上伸展的讀出放大器和在與第一方向垂直的第二方向上伸展的相應(yīng)的位線?？梢詮牟煌拇鎯ζ髯雨嚵邪l(fā)出互補(bǔ)位線對。所述配置對具有6F**2特征尺寸的存儲器陣列特別有用。
文檔編號H01L21/70GK1568523SQ02815599
公開日2005年1月19日 申請日期2002年6月10日 優(yōu)先權(quán)日2001年6月8日
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