專利名稱：三維只讀存儲器的設計的制作方法
技術領域：
本發(fā)明涉及集成電路，更確切地說，三維只讀存儲器(3D-ROM)的設計。
背景技術：
三維只讀存儲器(3D-ROM)是一低成本、大容量的固態(tài)存儲器，其存儲元一3D-ROM元—分布在三維空間中。三維只讀存儲器的基本結構可見授予本發(fā)明人的美國專利5,835,396、美國專利申請60/332,893、中國專利申請98119572.5和01129103.6。如

圖1所示，該3D-ROM含有兩個存儲層100和200，每個存儲層上有多個地址選址線20a...和多個3D-ROM元1aa...。半導體襯底000含有多個晶體管?；ヂ?lián)通道孔20av，30av，...為存儲元1aa...和襯底上的周邊電路提供電連接。在圖1A的特例中，存儲器層之間有一層間介質，也就是說，每個存儲器層均有其自身的字線和位線。在3D-ROM的另一種結構中，兩個存儲層之間共享字(或位)線。
3D-ROM可以分成兩類掩膜編程3D-ROM(3D-MPROM)和電編程3D-ROM(3D-EPROM)。3D-MPROM的數(shù)字信息由掩膜版定義并在工廠編程；3D-EPROM的數(shù)字信息可以電編程并可由用戶定義。如圖1B-圖1D所示，3D-ROM元1是由兩個電極20和30以及夾在它們之間的3D-ROM膜組成。圖1B和圖1C分別表示一邏輯“1”和邏輯“0”3D-MPROM元。它通過信息開口(info-opening)24的存在與否來代表數(shù)字邏輯信息。在圖1B中，信息開口24的存在使上下電極20、30相互接觸而能在一個方向上導電。這里，3D-MPROM膜22含有準導通膜。準導通膜具有以下特性當其上所加的電壓小于讀電壓或與讀電壓方向相反是，其電阻較大。一種常見的準導通膜是二極管膜，如P+/N-/N+二極管、P+/P-/N+二極管、肖特基二極管等。在圖1C中，由于阻擋介質膜23中沒有信息開口，上下電極20、30互不接觸而不能導電。圖1D表示一3D-EPROM元。與3D-MPROM元不同的是，3D-EPROM元的電極20、30之間是一3D-EPROM膜。3D-EPROM膜含有準導通膜22和反熔絲膜22af。 3D-EPROM元通過反熔絲膜22af的完整性來代表數(shù)字邏輯信息。在上述3D-ROM元中，電極20、30含有至少一層導電材料，例如金屬(如鋁、鎢、銅等)、金屬合金(如TiW等)、金屬化合物(如TiSix，WSix，CoSix，NiSix等)、摻雜的半導體材料(如硅、鍺等)。
本發(fā)明為提高3D-MPROM的可制造性提出了多種制造方案；并提出了3D-EPROM同步編程的概念；本發(fā)明還通過布線層折疊來增加3D-ROM的容量；且使用嵌入式接口連接、地址選擇線折疊等方法以利于實現(xiàn)位于3D-ROM下方的襯底電路與外界系統(tǒng)之間的接口。2F開口掩膜版(2F opening mask，簡稱為2FOM)在集成電路中有廣泛的應用。
發(fā)明目的本發(fā)明主要目的是提高3D-MPROM的可制造性。
本發(fā)明另一目的是縮短3D-EPROM的編程時間。
本發(fā)明另一目的是增加3D-ROM的容量。
本發(fā)明另一目的是方便位于3D-ROM下方的襯底電路與外界系統(tǒng)的接口。
根據(jù)這些以及別的目的，本發(fā)明提供了一3D-ROM的設計。
發(fā)明的總結本發(fā)明提供了一3D-MPROM，它具有更好的可制造性。有三種制造方案來達到這個目的1、使用自對準結構。在自對準結構中，不需要一個單獨的光刻步驟來對準導通膜進行圖形轉換。準導通膜是在對字線和位線進行圖形轉換時同時形成的；2、使用自然結。在含有自然結的存儲元中沒有一單獨的準導通膜。具有準導通膜功能的二極管等是在字線和位線交叉接觸處自然形成的；3、使用2F信息開口掩膜(2Finfo-opening mask，簡稱為2F-IOM；此處，F(xiàn)為該光刻工藝的最小尺寸)。對一些3D-MPROM元來說，它們信息開口圖形的最小尺寸可以大于字線或位線的線寬，最好是兩倍于線寬。相應地，信息開口掩膜版(info-opening mask)的最小尺寸可以是兩倍該工藝的最小尺寸，故將其稱為2F-IOM。它的另一個優(yōu)點是相鄰的信息開口可以合并在一起，這樣可以簡化掩膜版的設計。
對3D-EPROM的編程來說，本發(fā)明提出同步編程的概念，這樣可以縮短芯片編程時間。
本發(fā)明采用一種布線層折疊的辦法將3D-ROM的周邊電路布置在存儲陣列下方，以提高陣列效率。本發(fā)明還提出了嵌入式接口連接和地址選擇線折疊等方法。它給位于3D-ROM存儲陣列下方的襯底電路提供與外界的接口。
2F-IOM不僅可以使用在掩膜編程只讀存儲器中，還有其他廣泛應用。它可以使用在掩膜編程門陣列(MPGA)、基于反熔絲(antifuse)的場編程門陣列(FPGA)中，甚至可以使用在一般集成電路中作為互聯(lián)線的層間接觸。。
附圖的簡要說明圖1A是一3D-ROM的透視圖；圖1B是一邏輯“1”3D-MPROM元的截面圖；圖1C是一邏輯“0”3D-MPROM元的截面圖；圖1D是一3D-EPROM元的截面圖。
圖2是一層間交叉、自對準、平臺式3D-MPROM(inter-digitatedself-aligned mesa-type 3D-MPROM，簡稱為ISM 3D-MPROM)的截面圖。
圖3A-圖3D是ISM 3D-MPROM的一種工藝流程圖。
圖4是一層間分離、自對準、平臺式3D-MPROM(separateself-aligned mesa-type 3D-MPROM，簡稱為SSM 3D-MPROM)的截面圖。
圖5是一層間交叉、自對準、自然結3D-MPROM(inter-digitatedself-aligned natural-junction 3D-MPROM，簡稱為ISN 3D-MPROM)的截面圖。
圖6A-圖6D表示幾種ISN 3D-MPROM元的結構圖。
圖7A-圖7D是ISN 3D-MPROM的一種工藝流程圖。
圖8是一層間分離、自對準、自然結3D-MPROM(separateself-aligned natural-junction 3D-MPROM，簡稱為SSN 3D-MPROM)的截面圖。
圖9A-圖9D表示幾種SSN 3D-MPROM元的結構圖。
圖10A表示一信息開口圖形；圖10B表示一信息開口掩膜版；圖10C表示另一信息開口圖形；圖10D表示另一信息開口掩膜版。
圖11A-圖11D是一使用2F-IOM的無縫3D-MPROM的一種工藝流程圖。
圖12表示一具有同步編程的3D-EPROM。
圖13A-圖13D表示兩種3D-EPROM存儲元的結構圖。
圖14A-圖14B描述了一具有獨用布線層的3D-ROM；圖14C表示一折疊至存儲陣列下方的周邊電路；圖14D-圖14E描述了一具有共享布線層的3D-ROM；圖14F是另一折疊至存儲陣列下方的周邊電路。
圖15是一3D-ROM的截面圖。
圖16A表示一3D-ROM存儲陣列以及布置在其四周的互聯(lián)通道孔；圖16B表示沿A′A″的互聯(lián)通道孔構成的“墻”；圖16C-圖16D描述嵌入式接口連接的平面圖和截面圖；圖16E-圖16F描述通過地址選擇線折疊來形成接口通道的平面圖和截面圖。
圖17A-圖17B表示一使用2F開口掩膜版(2F opening mask，簡稱為2FOM)來實現(xiàn)互聯(lián)線的層間接觸的掩膜編程門陣列(MPGA)。
圖18A-圖18E是該MPGA的一種工藝流程圖。
圖19表示一使用2FOM并基于反熔絲(antifuse)的場編程門陣列(FPGA)。
實現(xiàn)本發(fā)明的最佳方式3D-MPROM圖2是一層間交叉、自對準、平臺式3D-MPROM(inter-digitatedself-aligned mesa-type 3D-MPROM，簡稱為ISM 3D-MPROM)截面圖。這里使用的術語“平臺式”表示在地址選擇線上準導通膜具有一平臺形狀。這種存儲器的存儲層相互交叉，也就是說，兩個相鄰的存儲層共享一地址選擇線層(字線層或位線層)。在該實施例中，有二字線層20a、20a′和二位線層30a、30a′。它們形成三個存儲層ML 100、ML200、ML 300。字線20a與3D-MPROM膜22、位線30a-30c組成存儲層ML 100，字線20a與3D-MPROM膜22′、位線30a′-30c′組成存儲層ML 200。如果3D-MPROM膜使用P+/N-/N+二極管，則3D-MPROM膜22的分層結構為N+、N-、P+(按形成的先后順序排列)；而3D-MPROM膜22′的分層結構為P+、N-、N+。此后，存儲元標號采用以下慣例存儲元20a/30c表示位于字線20a和位線30c之間的存儲元。對邏輯“0”存儲元20a/30c而言，字線和位線之間有一阻擋介質膜23，它將字線和位線隔離。對邏輯“1”存儲元20a/30b而言，字線和位線之間沒有阻擋介質膜，電流能夠從字線流到位線，并被周邊電路探測到。在具有層間交叉特性的3D-ROM中，多個存儲層中的地址選擇線相互耦合，因此它們的讀過程較為特別。譬如說，在讀存儲層ML 200時，在字線20a上加讀電壓，在位線30a′-30c′上探測電壓變化；同時希望沒有電流能夠流到別的存儲層中的地址選擇線20a′、30a-30c上去。一種實施方式是，在別的存儲層中的地址選擇線20a′、30a-30c上加讀電壓，這樣3D-ROM膜22、22″均處于反向偏置狀態(tài)，因而能阻止電流流過。在圖2的特例中，字線和位線至少含有一層導電材料，如金屬、金屬合金、金屬化合物、摻雜的半導體材料。
圖3A-圖3D是ISM 3D-MPROM的一種工藝流程圖。首先，連續(xù)形成位線膜和3D-MPROM膜22。然后對它們進行第一刻蝕以形成為字線條30a-30c，這些字線條30a-30c之間的空隙由層內(nèi)介質26填充。此后，通過諸如CMP之類的平面化工藝步驟將該層內(nèi)介質平面化，并將3D-MPROM膜22暴露。圖3A表示完成該步驟后的截面圖。
除了圖3A中的特例，位線條還可采取另一結構。在形成位線膜和3D-MPROM膜22之后，再連續(xù)形成一字線緩沖膜20ab。該字線緩沖膜含導電材料。然后所有這些膜被一起刻蝕形成字線條。其截面在圖3A′中表示。該結構具有美國專利申請60/322,893和中國專利申請01129103.6中所述的無縫3D-ROM元的結構。
然后在平面化后的字線條以及層內(nèi)介質上形成阻擋介質膜23和光刻膠23pr。通過信息開口掩膜版(info-opening mask，簡稱為IOM)對光刻膠23pr進行曝光。如果在位線30a處希望形成一邏輯“0”存儲元，則不去掉該處的光刻膠；如果在位線30b處希望形成一邏輯“1”存儲元，則要將該處的光刻膠曝光去掉，以便形成信息開口24。圖3B為完成該工藝步驟后的截面圖。
此后，對阻擋介質23進行刻蝕。該刻蝕工藝最好對阻擋介質23和層內(nèi)介質26有較好的刻蝕選擇比，即該刻蝕工藝能較快地刻蝕阻擋介質膜，而對層內(nèi)介質26的刻蝕速度較慢。層內(nèi)介質26可用作該刻蝕工藝的刻蝕停止膜。譬如說，阻擋介質23可以使用氮化硅或SiNx/SiO2多層結構(SiNx在SiO2下面)，而層內(nèi)介質26使用氧化硅。現(xiàn)有技術可以很容易地在它們之間取得較好的刻蝕選擇比。這種工藝設計的好處之一是信息開口24的大小可以大于位線30b的線寬，因此IOM可以使用更成熟的掩膜版技術。同時，該光刻步驟對信息開口與位于其下方位線的套刻精度要求較低。這將在圖10A、圖10B中有具體的描述。在此圖形轉換步驟完成之后，再連續(xù)形成字線膜20a和另一3D-MPROM膜22′。這由圖3C表示。
下一步驟則通過第二刻蝕來形成字線條。該步驟后的y-z的截面圖由圖3D表示。從該工藝流程可看出，3D-MPROM膜22在第一和第二刻蝕進行的同時形成。它與字線和位線有自對準的關系。從圖2中的X-Z截面圖和圖3D中的y-z截面圖可以看出，3D-MPROM膜22具有一平臺形狀。它并在x-y平面上為一矩形，該矩形的二個邊長(22w1，22w2)各自分別等于字線線寬(20aw)和位線線寬(30bw)。
圖4是一層間分離、自對準、平臺式3D-MPROM(separateself-aligned mesa-type 3D-MPROM，簡稱為SSM MPROM)截面圖。所謂“層間分離”是指該3D-MPROM中的存儲層是相互隔離的，它們不共享地址選擇線。在該實施例中，字線層20a與位線層30a形成存儲層ML 100；字線層20a′和位線層30a′形成存儲層ML 200。存儲層ML 100與存儲層ML 200之間由層間介質27隔開。
圖5是一層間交叉、自對準、自然結3D-MPROM(inter-digitatedself-aligned natural-junction 3D-MPROM，簡稱為ISN 3D-MPROM)的截面圖。它的結構類似于圖2中ISM 3D-MPROM的結構。它們的差別是，ISN 3D-MPROM沒有一單獨的3D-MPROM膜22。具有3D-ROM膜功能的二極管等自然形成在字線和位線的交叉接觸處。這將在圖6A-圖6D中加以體說明。
圖6A-圖6D表示幾種ISN3D-MPROM元的結構圖。在每個圖中有兩個存儲元，其中一個疊置在另一個之上。兩個存儲元共享一個電極。存儲元30a′/20a代表邏輯“1”，存儲元30a/20a代表邏輯“0”。
圖6A描述一自然P+/N-/N+二極管結。字線20a含有P+多晶硅(或其它半導體材料)。位線30a′含有三層次膜N+多晶硅30a1′、N-多晶硅30a2′、N-多晶硅30a3′。字線20a和位線30a′在其交叉處相互接觸，并形成一自然P+/N-/N+二極管結1nj。N-多晶硅30a3′可以與字線20a′形成另一自然結(此處略去未繪出)。位線30a含有二層次膜N-多晶硅30a1、N+多晶硅30a2。由于字線20a和位線30a之間存在一阻擋介質23，因此，它們之間不能形成自然結。也就是說，存儲元20a/30a代表邏輯“0”。圖6A中的存儲元結構如果使用在圖5中，則該3D-MPROM可以承受較高的工藝溫度。比如說，所有存儲層ML 100、ML200、ML 300中的地址選擇線20a、20a′、30a、30a′可以由在600℃左右淀積的摻雜多晶硅構成。在所有存儲層形成之后，可以使用一高溫(比如說，900℃左右)退火工藝步驟來激活摻雜雜質，在字線和位線間形成優(yōu)良的自然二極管結。由于工藝溫度較高，襯底集成電路的互聯(lián)線最好使用耐高溫的導體材料，比如說，摻雜的多晶硅、難熔金屬及其合金或化合物。
圖6B與圖6A類似，其差別為圖6B中的字線含有金屬材料，如鎢、鉑等。在字線20a和位線30a′交叉接觸處自然形成一肖特基二極管1nj′。類似地，該結構也可以使用高溫工藝流程，以形成一優(yōu)良的肖特基二極管。在此情況下，字線20a最好含有難熔金屬及其合金或化合物。
圖6C與圖6A類似，但其字線和位線的方塊電阻較圖6A中的小。在其字線和位線中均加入了至少一金屬材料膜。在此實施例中，位線30a′含有5層次膜N-多晶硅30a2′、N-多晶硅30a3′、金屬材料膜30a4′、N+多晶硅30a5′、N+多晶硅30a6′。加入金屬材料30a4′可以降低寄生串聯(lián)位線電阻。字線20a含有3層次膜金屬材料20a1、P+多晶硅20a2、P+多晶硅20a3。金屬材料20a1可以降低寄生串聯(lián)字線電阻，因而提高讀取速度。金屬材料20a1、30a4′、30a3可以含有金屬、金屬合金和/或金屬化合物。另一種情形是存儲元中只有一條地址選擇線含有金屬材料，另一條地址選擇線，仍舊使用多晶硅，比如說，字線20a使用圖6C中的字線膜，而位線30a′使用圖6A中的位線膜。同樣地，圖6B中的多晶位線也可以加入金屬材料。這在圖6D中表示。另一種降低地址選擇線串聯(lián)寄生電阻的方法是對圖6A或圖6B中的多晶硅進行金屬離子注入(metal ion implant)。這種方法不使用單獨的金屬層，可以簡化工藝流程。
圖7A-圖7D是ISN 3D-MPROM的一種工藝流程圖。該工藝流程與圖3A-圖3D中的工藝流程極為相似。圖7A是在形成位線條并與層內(nèi)介質平面化后的截面圖。圖7B是在形成阻擋介質23和通過信息開口掩膜版對光刻膠23pr曝光后的截面圖。圖7C是在對阻擋介質23進行圖形轉換并形成字線膜后的截面圖。圖7D是對字線進行刻蝕并平面化后的y-z截面圖。結合圖6A-圖6D，可以看出，ISN 3D-MPROM的工藝流程非常簡單，尤其是圖5中的ISN 3D-MPROM元使用圖6A-圖6B的實施例時。它們的字線和位線只含有一種材料，其刻蝕很容易實施。同時，使用自然結的3D-MPROM不需要一單獨的刻蝕步驟來定義3D-MPROM。與其它的3D-MPROM元結構比較，簡化了工藝流程。
圖8是一層間分離、自對準、自然結3D-MPROM(separateself-aligned natural-junction 3D-MPROM，簡稱為SSN 3D-MPROM)的截面圖。與圖4類似，它含有兩個分離的存儲層ML 100和ML 200，它們之間由層間介質27隔開。
圖9A-圖9D表示幾種SSN 3D-MPROM元的結構圖。因為在SSN3D-MPROM中相鄰的存儲層沒有共享字線和位線，因此它們的結構較圖6A-圖6D中的結構簡單。圖9A表示一在字線20a和位線30b之間形成的自然P+/N-/N+二極管結1nj。圖9B表示在字線20a和位線30b之間形成的自然肖特基二極管結1nj′。圖9C與圖9A的差別是在其字線和位線中加入了金屬材料膜20a1、30b3。同樣地，也可以只在一條地址選擇線(尤其是字線)中加入金屬材料。圖9D與圖9B的差別在于位線30b中加入了金屬材料膜30b3。這些金屬材料膜20a1、30b3可以減少地址選擇線的寄生串聯(lián)電阻，因而提高讀取速度。另一種降低地址選擇線串聯(lián)寄生電阻的方法是對圖9A或圖9B中的多晶硅進行金屬離子注入(metal ion implant)。這種方法不使用單獨的金屬層，可以簡化工藝流程。
對于載有不同數(shù)字信息的3D-MPROM芯片A和芯片B來說，它們的字線/位線圖形均相同。這些圖形有很強的重復性。它們可以很容易地通過現(xiàn)有的光刻技術來形成。唯一能夠區(qū)分芯片A和芯片B的圖形是信息開口圖形。字線/位線的掩膜版可以在所有3D-MPROM產(chǎn)品族(芯片A和芯片B)中使用。因為所有3D-MPROM產(chǎn)品族的產(chǎn)量很大，所以將這些掩膜版成本分攤到所有芯片中后，每個芯片成本中字線/位線掩膜版所占的比例很低；另一方面，信息開口掩膜版只在芯片A或芯片B中使用。因產(chǎn)量可能不大，每個芯片成本中信息開口掩膜版所占的比例可能較大。圖10A-10D表示使用2F信息開口掩膜版(2Finfo-opening mask，簡稱為2F-IOM)來降低信息開口掩膜版成本的一種方法。
圖10A表示一3D-MPROM中相對于字線和位線的信息開口圖形(1ca...)。利用通道孔作為信息開口(1ca...)的3D-MPROM(如有通道孔表示邏輯“1”，無通道孔表示邏輯“0”)可采用這種信息開口圖形。一般說來這些通道孔需要落在字線和位線的交叉區(qū)域內(nèi)。因而信息開口(1ca...)的尺寸最好小于或等于地址選擇線的線寬，即1F線寬。美國專利5,835,396中圖6B中的實施例可使用該種信息開口。圖10B表示與該信息開口對應的信息開口掩膜版23msk(info-openingmask，簡稱為IOM)。因為其最小尺寸為地址選擇線的線寬，即1F(F-本工藝技術的最小尺寸)，我們稱這種掩膜版23msk為1F信息開口掩膜版(1F-IOM)。而相對于本發(fā)明中圖2-圖9D中的實施例來說，因層間介質26可用作刻蝕信息開口的刻蝕停止膜，信息開口的尺寸可以做得比地址選擇線的線寬寬(見圖3B和圖7B)。并且相鄰的信息開口可以合并在一起。這種信息開口圖形(1ca+...)由圖10C表示。圖10D表示相應的信息開口掩膜版23msk+。該掩膜版23msk+的最小尺寸為2F。我們稱這種掩膜版23msk+為2F信息開口掩膜版(2F-IOM)。同時，該掩膜版23msk+與其下方圖形的套刻精度要求比較低。對于使用0.25μm的3D-MPROM技術來說，信息開口掩膜版可以使用0.5μm的技術。這可以極大地降低掩膜版成本以及工藝成本。
除了圖2-圖9D中的實施例可以使用2F-IOM外，別的3D-MPROM也可以使用2F-IOM，如美國專利申請60/332,893、中國專利申請01129103.6中的無縫3D-MPROM元。圖11A-圖11C表示了使用2F-IOM的無縫3D-MPROM的一種工藝流程。該3D-MPROM的前端工藝流程在上述專利申請中已有描述，在此略去。本發(fā)明中的圖11A緊接上述專利申請中的圖31。在形成3D-MPROM堆69之后，在地址選擇線64之間的空隙中填充層內(nèi)介質68，并將其平面化。該平面化步驟將頂緩沖膜60暴露。然后，在已平面化的表面上形成阻擋介質67d和光刻膠67pr并通過信息開口掩膜版曝光。在邏輯“1”存儲元處光刻膠被曝光去掉，以形成信息開口67。這由圖11B表示。之后，刻蝕阻擋介質67d以形成頂金屬膜65。頂金屬膜65和頂緩沖膜60，合稱為頂電極66。因為頂緩沖膜有一定厚度，在刻蝕阻擋介質膜67d的過程中，可以允許一些過度刻蝕；或者，阻擋介質67d與層間介質68可使用不同材料，并在刻蝕過程中選擇具有較好刻蝕選擇比的刻蝕工藝，這樣，該刻蝕工藝步驟不至于影響到準導通膜62。相應地，信息開口67的尺寸可以大于地址選擇線64的線寬。也就是說，此無縫3D-MPROM元可以使用2F-IOM。
3D-EPROM對3D-EPROM來說，用戶可以在使用過程中編程。為了縮短芯片編程時間，希望可以將多個存儲元同時編程。圖12表示了同步編程的一種實施方法。符號1ca-1cd代表3D-EPROM元。在此特例中，需要對存儲元1cb和1cc同時編程。相應地，字線20c上的電壓升至Vpp’位線30b、30c上的電壓降為0，而所有別的地址選擇線的電壓均為Vpp/2。因此，加在存儲元1cb、1cc上的電壓是一編程電壓，而加在別的存儲元上的電壓只有Vpp/2。因而，存儲元1cb、1cc被同時編程。
圖13A-圖13B表示兩個3D-EPROM元，與圖6C-圖6D和圖9C-圖9D類似，在多晶地址選擇線中加了金屬材料膜20a1、30c3。這樣可以減少地址選擇線的寄生串聯(lián)電阻，因而可以使編程更為容易(在同樣編程條件下，可以提供更大的編程電流)；同時，讀取速度也會變快(因為RC延遲變短)。另一種降低地址選擇線串聯(lián)寄生電阻的方法是對圖13A或圖13B中的多晶硅進行金屬離子注入(metal ionimplant)。這種方法不使用單獨的金屬層，可以簡化工藝流程。反熔絲膜22af可以夾在N+多晶硅30c2和N-多晶硅30c1之間(如圖13A、圖13B)，它也可以夾在圖13A的P+多晶硅20a2和N-多晶硅30c1之間，或夾在圖13B的字線20a和N-多晶硅30c1之間。反熔絲膜22af可以是一層ONO膜，它可以通過以下步驟形成首先在N+多晶硅30c2上熱生長成一SiO2膜，然后，再通過CVD形成一氮化硅膜，此后，通過熱生長再形成另一SiO2膜。
3D-ROM為了提高3D-ROM的容量，一種方法是提高它的陣列效率。陣列效率定義為存儲陣列的實際面積與整個芯片面積之比。對由常規(guī)晶體管構成的存儲器而言，它們的存儲陣列和周邊電路均形成在襯底里，即襯底電路必須在存儲陣列“外面”形成。這樣，其陣列效率一般較低。通常報道的數(shù)字是70％左右。在3D-ROM中，只有周邊電路在襯底里形成，存儲陣列位于襯底之上。因此，可以將大部分周邊電路折疊到存儲陣列下方，即周邊電路在存儲陣列“里面”。這樣，存儲陣列所占芯片面積最大，幾乎為芯片面積；同時，當芯片含有多個存儲陣列時，存儲陣列之間的空隙可以更小。因而，可以得到近于理想的陣列效率。圖14A-圖14F描述了兩種提高陣列效率的實施方法。
圖14A-圖14B描述了一具有獨用布線層的3D-ROM。該布線層的概念由美國專利5,835,396提出，在此特例中，有四層地址選擇線20a′、30a′、20a、30a。每層地址選擇線分別具有一獨用的布線層1r1、1r2、1r3、1r4，即字線20a，20a′分別使用布線層1r2、1r4，位線30a，30a′分別使用布線層1r1、1r3。這里，布線層1r2將字線20a與襯底周邊電路000的接觸點20act1折疊至存儲陣列下方。相應地，字線20a的譯碼器可以放置在存儲陣列下方；布線層1r1將位線30a與襯底周邊電路000的接觸點30act1折疊至存儲陣列下方。相應地，位線30a的譯碼器可以放置在存儲陣列下方。布線層1r3、1r4也有類似功能。因為使用獨用布線層，周邊電路可以幾乎布置在存儲陣列下方的任何位置。圖14C表示一通過布線層折疊而將其布置至存儲陣列下方的周邊電路。在此特例中，存儲陣列的每條地址選擇線都由位于地址選擇線兩端的兩個譯碼器來驅動。使用這種結構的地址選擇線可以有較大的驅動電流。該結構特別適合于3D-EPROM的字線和位線，以及3D-MPROM的字線，因為這些地址選擇線需要能有較大的驅動電流。這里，行譯碼器40l、40r放置在存儲陣列左右兩邊，列譯碼器42t、42b放置在存儲陣列上下兩邊。在存儲陣列四個角上的列譯碼器放置在存儲陣列稍中位置的下面。布線連接線1r3給這些較遠的列譯碼器42t1和它們相應位線之間提供電連接。這樣，行譯碼器和列譯碼器均位于存儲陣列00的邊界內(nèi)。因為這些譯碼器都布置在地址選擇器兩端，因此，它們可以對地址選擇線兩端同時輸入電流。
圖14D、圖14E描述了一共享布線層的3D-ROM。在該實施例中，兩層地址選擇線共享一布線層，比如說，字線20a和位線30a共享布線層1r1；字線20a′和位線30a′共享布線層1r2。這里，布線層1r2將字線20a′與襯底周邊電路000的接觸點20act2′折疊至存儲陣列下方，并將位線30a′與襯底周邊電路000的接觸點30act2′折疊至存儲陣列下方。布線層1r1也有類似功能。圖14F是使用該布線層折疊方法而將其布置到存儲陣列下方的周邊電路。行譯碼器被分成二個半行譯碼器40l′、40r′。半行譯碼器401′負責對存儲陣列上半部分的字線20m...進行驅動，它被折疊布置在存儲陣列的左上邊；半行譯碼器40r′負責對存儲陣列下半部分的字線20p...進行驅動，它被折疊布置在存儲陣列的右下邊。在圖14F中，字線僅由位于字線一端的譯碼器來驅動，即字線電流僅從一端輸入。位線、列譯碼器的情形與字線、行譯碼器類似。
圖14A-圖14F中將周邊電路折疊至存儲陣列下方的設計，特別適合于含有一定規(guī)模襯底電路的3D-ROM。3D-ROM可以利用襯底電路現(xiàn)成的互聯(lián)線層作為其布線層。相應地，不需要為其布線層而制造額外的互聯(lián)層。
圖15是一3D-ROM的截面圖。如美國專利申請60/332,893和中國專利申請01129103.6所述，3D-ROM的首訪延遲時間正比于位線的寄生電容。位線寄生電容很大一部分來自于位線邊壁之間的耦合電容，如位線30j和位線30i之間的耦合電容。隨著技術的進步，該耦合電容將在整個位線寄生電容中所占比例愈來愈大。為了減少該耦合電容，可以使用較薄的位線。雖然這在一定程度上會增加位線電阻，但是位線電阻和準導通膜電阻相比，一般較小。準導通膜的電阻是決定3D-ROM首訪延遲時間的主要電阻因素?？傮w來說，使用薄的位線可以縮短3D-ROM的首訪延遲時間。同時在讀過程中，字線要提供較大電流，為了克服電遷移(electromigration)等問題，最好使用較厚的字線。
圖16A表示一3D-ROM存儲陣列以及布置在其四周的互聯(lián)通道孔20av-20dv。這些互聯(lián)通道孔20av-20dv對3D-ROM陣列及其周邊電路提供電連接。圖16B表示沿A′A″的截面圖。由于字線之間距離為該工藝的最小距離，這些互聯(lián)通道孔20av-20hv構成一道“無法逾越的墻”。如站在存儲陣列下方的襯底往四周看，這些互聯(lián)通道孔20av-20hv以及存儲陣列形成多道“密不透風的網(wǎng)”，當一襯底集成電路與3D-ROM集成在一起的時候，這道“密不透風的網(wǎng)”使3D-ROM陣列下方的襯底電路很難與外界(如壓焊點、引線腳)接口。
圖16C、16D提供了解決這個問題的一種方法。它們采用了嵌入式接口連接。該方法尤其適合于翻轉芯片(flip-chip)、BGA等設計。圖16C是它的平面圖，圖16D是其沿B′B″的截面圖。如圖16B所示，多條地址選擇線之間留有間隙。如在字線20p和20q之間留有第一間隙20gp，在位線30p和30q之間留有第二間隙30gp。由第一間隙20gp和第二間隙30gp之間形成的空間可以用來形成一平臺墊(landing pad)20lp1。如果在每個存儲層ML 100、ML 200的這個位置上都有這類間隙，則通過平臺墊20lp1、20lp1′和互聯(lián)通道孔20lv1、20lv2、20lv3，3D-ROM陣列下方的襯底電路000與外界(如壓焊點、引腳線等)接口。這樣就形成了接口連接20ei。因為這些接口連接20ei是嵌入在存儲陣列中的，因此它們被稱作嵌入式接口連接。嵌入式接口連接20ei給襯底電路提供一豎直(z)方向上的電連接。它可以分布在芯片的任意位置。嵌入式接口連接20ei的長度一般較短，這樣可以提高接口速度。
圖16E-圖16F提供了解決外界接口問題的另一種方法。它通過地址選擇線折疊來形成接口通道。圖16E是它的平面圖，圖16F是其沿C′C″的截面圖。如圖16E所示，字線20a-20h分為兩組20a-20d，20e-20h。每組字線均被折疊。這樣，互聯(lián)通道孔20av-20dv，20ev-20hv的位置較圖16A中的位置轉向。相應地，如圖16F所示，在互聯(lián)通道孔20dv，20hv之間形成接口通道20gpa、20gpa′、20gpb、20gpb′。這些接口通道20gpa、20gpa′、20gpb、20gpb′給襯底電路提供與外界(如壓焊點、引腳線等)接口。
2FOM的應用2F-IOM不僅可以使用在掩膜編程只讀存儲器中，還有其他廣泛應用。它可以使用在掩膜編程門陣列(MPGA)、基于反熔絲(antifuse)的場編程門陣列(FPGA)中，甚至可以使用在一般集成電路中作為互聯(lián)線的層間接觸。在這些應用中，2F信息開口掩膜版被泛稱為2F開口掩膜版(2F opening mask，簡稱為2FOM)。
圖17A-圖17B表示一使用2FOM來實現(xiàn)互聯(lián)線的層間接觸的掩膜編程門陣列(MPGA)。這種方法也可以使用在一般集成電路中作為互聯(lián)線的層間接觸。掩膜編程門陣列(MPGA)在工業(yè)界中有廣泛的應用，如Altera公司的Hardcopy產(chǎn)品。與只讀存儲器類似，它通過對開口掩膜版對芯片進行編程。同時，每個芯片成本中開口掩膜版所占的比例較大。MPGA也可以使用2FOM來降低開口掩膜版成本。在此實施例中，MPGA通過開口在第一互聯(lián)線90a-90c和第二互聯(lián)線80a-80c之間進行選擇性聯(lián)結7bb處的開口84將第一互聯(lián)線90b和第二互聯(lián)線80b相連；而7bc處的阻擋介質83則將第一互聯(lián)線90b和第二互聯(lián)線80c隔開。阻擋介質83可以有一傾斜的側墻(tapered sidewall)。這樣可以防止在刻蝕過程中產(chǎn)生分隔結構(spacer)，這在圖18D中可以清楚地看到。在圖17A-圖17B中，開口84的尺寸可以做得比互聯(lián)線的線寬寬，并且相鄰的開口可以合并在一起。同時，開口掩膜版與其下方圖形的套刻精度要求比較低。對于使用0.25μm的MPGA技術來說，開口掩膜版可以使用0.5μm的技術。這可以極大地降低掩膜版成本以及工藝成本。
圖18A-圖18E是該MPGA的一種工藝流程圖。它與圖7A-圖7D極為類似。圖18A是在形成第一互聯(lián)線條90b-90c并與第一層內(nèi)介質86平面化后的截面圖。圖18B是在形成阻擋介質83和通過開口掩膜版對光刻膠曝光后的截面圖。圖18C是在對阻擋介質83進行圖形轉換并形成第二互聯(lián)線膜80b后的截面圖。圖18D是對第二互聯(lián)線膜80b進行刻蝕后的y-z截面圖。這里，阻擋介質83的傾斜側墻(taperedsidewall)可以防止在該步驟過程中產(chǎn)生分隔結構(spacer)。這種傾斜側墻也可以在圖2、圖4、圖5、圖8的實施例中使用。圖18E是對第二互聯(lián)線80b的第二層內(nèi)介質88平面化后的截面圖。
圖18D′顯示第二互聯(lián)線80b的另一種實施方法。它使用兩次平面化(dual damascene)。在圖18C對阻擋介質83進行刻蝕后，先形成第二層內(nèi)介質88并對其進行圖形轉換。該圖形轉換最好不要過度損傷阻擋介質83和第一層內(nèi)介質86。然后，淀積第二互聯(lián)線膜80b并將其平面化以形成圖18E的結構。
圖19表示一使用2FOM并基于反熔絲(antifuse)的場編程門陣列(FPGA)。它的結構與圖17B的結構類似。唯一的差別是在開口84中形成了一反熔絲膜96。這樣，第一互聯(lián)線膜90b和第二互聯(lián)線膜80b之間形成一反熔絲元7bb。
雖然以上說明書具體描述了本發(fā)明的一些實例，熟悉本專業(yè)的技術人員應該了解，在不遠離本發(fā)明的精神和范圍的前提下，可以對本發(fā)明的形式和細節(jié)進行改動。這并不妨礙它們應用本發(fā)明的精神。因此，除了根據(jù)附加的權利要求書的精神，本發(fā)明不應受到任何限制。
權利要求
1.一三維掩膜編程只讀存儲元，其特征在于含有第一地址選擇線(20a)，該第一地址選擇線(20a)具有第一寬度(20aw)；第二地址選擇線(30b)，該第二地址選擇線(30b)具有第二寬度(30bw)；一3D-MPROM膜(22)，所述3D-MPROM膜(22)形狀為矩形，該矩形具有第一邊長(22w1)和第二邊長(22w2)，該第一邊長(22w1)等于第一寬度(20aw)，該第二邊長(22w2)等于第二寬度(30bw)。
2.一三維掩膜編程只讀存儲元，其特征在于含有第一地址選擇線條(20a)；第二地址選擇線條(30a′)；一自然結(1nj，1nj′)，該自然結(1nj，1nj′)形成在該第一地址選擇線條(20a)和第二地址選擇線條(30a′)的交叉處，該自然結(1nj，1nj′)具有準導通特性。
3.一三維掩膜編程只讀存儲器，其特征在于含有第一存儲層(ML 100)，該第一存儲層(ML 100)含有第一地址選擇線(20a)；第二存儲層(ML 200)，該第二存儲層(ML 200)含有第二地址選擇線(20a)；至少部分第一地址選擇線(20a)和至少部分第二地址選擇線(20a)為同一地址選擇線。
4.一三維掩膜編程只讀存儲器，其特征在于含有一襯底電路(000)以及覆蓋該襯底電路的層間介質；第一只讀存儲元，該第一只讀存儲元含有第一頂電極(30a′)和第一底電極(20a)，所述第一頂電極(30a′)和第一底電極(20a)中至少有一電極含有至少一含有金屬材料(20a1)的膜和至少一層含有摻雜半導體材料(20a3)的膜；第二只讀存儲元，該第二只讀存儲元含有第二頂電極(20a′)和第二底電極(30a′)；多個穿過該層間介質的互連通道孔(20av)，該互連通道孔(20av)將所述第一、第二頂電極，第一、第二底電極與該襯底電路(000)耦合；所述第一只讀存儲元與所述第二只讀存儲元一個疊置在另一個上方。
5.一三維掩膜編程只讀存儲器，其特征在于含有一襯底電路(000)以及覆蓋該襯底電路的層間介質；第一只讀存儲元，該第一只讀存儲元含有第一頂電極(30a′)和第一底電極(20a)，所述第一頂電極(30a′)和第一底電極(20a)中至少有一電極不含金屬材料；第二只讀存儲元，該第二只讀存儲元含有第二頂電極(20a′)和第二底電極(30a′)；多個穿過該層間介質的互連通道孔(20av)，該互連通道孔(20av)將所述第一、第二頂電極，第一、第二底電極與該襯底電路(000)耦合；所述第一只讀存儲元與所述第二只讀存儲元一個疊置在另一個上方。
6.一三維電編程只讀存儲器，其特征在于具有第一只讀存儲元(1cb)和第二只讀存儲元(1cc)，該第一只讀存儲元(1cb)和該第二只讀存儲元(1cc)被同時編程。
7.一含有多個存儲層的三維只讀存儲器，其特征在于具有一襯底(000)，該襯底(000)上具有至少一布線層(1r1，1r2...)；第一存儲層(ML 100)，該第一存儲層(ML 100)具有至少一個第一譯碼器(40l，40r...)；第二存儲層，該第二存儲層在所有存儲層中離該襯底最遠，并含有一個第二存儲陣列(00)；該第一譯碼器(40l，40r...)位于該襯底(000)中并在該第二存儲陣列(00)的邊界范圍內(nèi)。
8.一三維只讀存儲器，其特征在于具有第一存儲層(ML 100)，該第一存儲層(ML 100)含有平行的第一地址選擇線(30p)和第二地址選擇線(30q)，該第一和第二地址選擇線之間具有第一間隙(30gp)，在該第一間隙(30gp)中有第一平臺墊(20lp1)；第二存儲層(ML 200)，該第二存儲層(ML 200)含有平行的第三地址選擇線(30p′)和第四地址選擇線(30q′)，該第三和第四地址選擇線之間具有第二間隙，在該第二間隙中有第二平臺墊(20lp1′)；該第一平臺墊(20lp1)和該第二平臺墊(20lp1′)構成一嵌入式接口連接(20ei)。
9.一集成電路，其特征在于含有第一互聯(lián)線條(90b)；第二互聯(lián)線條(80b)；一位于第一互聯(lián)線條(90b)與第二互聯(lián)線條(80b)交叉處附近的開口(84)，該開口(84)的尺寸大于第一互聯(lián)線條(90b)或第二互聯(lián)線條(80b)的線寬。
10.一開口掩膜版(23msk+)，其特征在于含有第一圖形(1cc+)，該第一圖形(1cc+)代表第一開口；第二圖形(1bc+)，該第二圖形(1bc+)代表第二開口；該第一圖形(1cc+)與該第二圖形(1bc+)被合并在一起。
全文摘要
本發(fā)明為提高3D－MPROM的可制造性提出了多種制造方案；并提出了3D－EPROM同步編程的概念；本發(fā)明還通過布線層折疊來增加3D－ROM的容量；且使用嵌入式接口連接、地址選擇線折疊等方法以利于實現(xiàn)位于3D－ROM下方的襯底電路與外界系統(tǒng)之間的接口。2F開口掩膜版(2FOM)在集成電路中有廣泛的應用。
文檔編號H01L21/82GK1437248SQ0211333
公開日2003年8月20日 申請日期2002年2月5日 優(yōu)先權日2002年2月5日
發(fā)明者張國飆 申請人:張國飆