專利名稱：鐵電場效應晶體管及其制備方法
技術領域：
本發(fā)明屬于微電子器件領域，具體涉及一種鐵電場效應晶體管，特別是一種非易失性、Ag/BIT柵鐵電場效應晶體管；本發(fā)明還涉及該鐵電場效應晶體管的制備方法。
Watanabe等人(見Yukio Watanabe，Mitsuru Tanamura，YasuakiMatsumoto.Memory retention and switching speed of ferroelectricfield effect in (Pb，La)(Ti，Zr)O3/La2CuO4Sr heterstructure.Jpn.J.Appl.Phys.1996，35(2B)1564-1568.)采用PLZT和鈣鈦礦結構的半導體材料(滲Sr的La2CuO4)，分別作為柵極絕緣體和柵區(qū)半導體，在絕緣體基片SrTiO3(100)上制作了鐵電場效應管的原型，據稱其信號保持時間可達一月左右。但由于這種結構的鐵電場效應晶體管是制作在絕緣體基片上的，所以完全無法實現與半導體集成電路工藝的兼容。
Kim(見Kwang-Ho Kim，Metal-Ferroelectric-Semiconductor(MFS)FET’s Using LiNbO/Si(100)Structures for Nonvolatile MemoryApplication.204-206 IEEE ELECTRON DEVICE LETTERS，Vol.19，NO.6，JUNE 1998.)以LiNbO為柵介質，采用RF磁控濺射工藝和半導體硅平面工藝，制作了LiNbO/Si(100)結構的FFET。該FFET的讀寫電壓和記憶窗口分別為0.5v和1.0v，但由于柵介質LiNbO采用RF磁控濺射工藝，有源區(qū)尺寸過大(50μm×500μm)，也難以達到當今亞微米的IC工藝的設計要求。
Scott [見J.F.Scott.Ferroelectric Memories Today.Ferro-electrics，2000，236(1-4)247-258.]和Ishiwara [見HiroshiIshiwara.Current Status of FET-Type Ferroelectric Memories.Porc.22ndIntenational Conference on Microelectrionics(Miel 2000)，Vol2，423-427，Nis，Serbia，14-17 May，2000]在其文章中對近期國外FFET的研究進展進行了總結。文獻指出目前，FFET多采用MFS和MFIS兩種結構，柵介質一般多采用Pb(Zr，Ti)O3或SrBi2Ta2O9鐵電薄膜。Pb(Zr，Ti)O3(簡稱PZT)鐵電薄膜，是迄今研究得最多的鐵電薄膜材料之一。盡管它具有較大的剩余極化Pr(約45～50μC/cm2)和較大的介電常數，但在高溫淀積PZT薄膜時，PZT與Si基片之間存在著較嚴重的界面反應和互擴散，即使淀積溫度低于400℃，Pb與Si的互擴散仍可能發(fā)生。所以，在FFET中，不宜直接采用PZT/Si結構。SrBi2Ta2O9鐵電薄膜是迄今疲勞特性最好的鐵電薄膜材料，其漏電流密度一般低于10-8A/cm2，具有良好的電絕緣性能，成為FFET熱點候選材料之一。但是作為一種新型材料，硅基SrBi2Ta2O9鐵電薄膜的制備工藝還不完善，還有很多問題急需解決。
此外，在國際上有Motorola、Siemens公司、日本及韓國的一些研究小組取得了一些進展，實現了NDRO，但存儲性能與實用化的要求相比，還有較大距離，主要表現在漏電流大(5V下J＞10-6A/cm2)，保持力差(不超過1個月)，且與半導體IC工藝兼容性差。
為實現上述發(fā)明目的，鐵電場效應晶體管由襯底、源區(qū)、漏區(qū)和位于源區(qū)與漏區(qū)之間的柵區(qū)組成，襯底為(100)晶向的P型單晶硅片，源區(qū)和漏區(qū)為N+離子注入區(qū)，并嵌入襯底的表面，柵區(qū)為鈦酸鉍Bi4Ti3O12薄膜層，并位于襯底的上表面，源區(qū)、柵區(qū)和漏區(qū)表面均有一層Ag電極，分別構成源極、柵極和漏極。
上述鐵電場效應晶體管的制備方法包括依次進行的下述步驟(1)清洗Si基片；(2)在Si基片上涂布光刻膠、曝光、顯影，得到套刻標記圖形后，再刻蝕，得到套刻標記凹痕；(3)涂布光刻膠，光刻形成源區(qū)和漏區(qū)的注入窗口；(4)進行N+離子注入，形成源區(qū)和漏區(qū)；(5)采用Sol-Gel工藝進行N+離子注入的襯底基片表面淀積BIT鐵電薄膜；(6)刻蝕掉源區(qū)和漏區(qū)上方的BIT鐵電薄膜，得到源、漏電極窗口；(7)采用直流磁控濺射方法鍍Ag金屬層，反刻Ag金屬層得到源、漏、柵極。
本發(fā)明以Bi4Ti3O12(BIT)鐵電薄膜作為存儲柵介質，在有源區(qū)形成Ag/BIT/p-Si的MFS結構，成功制備了具有一定存儲特性的Ag/BIT柵鐵電存儲場效應晶體管。同時，由于采用了BIT鐵電存儲柵介質，有效地克服了一般鐵電存儲場效應器件界面特性差、易疲勞的缺點，使鐵電存儲場效應晶體管的信息存儲時間大大延長。其次，本發(fā)明以Bi4Ti3O12(BIT)鐵電薄膜直接作場區(qū)介質層，在制備鐵電薄膜柵的同時，形成場區(qū)掩蔽介質，以減少氧化工藝。并采用離子注入工藝形成晶體管的源、漏區(qū)，注入掩膜采用光刻膠，大大簡化了制作工藝，并能有效地提高器件的成品率。在簡化工藝的同時，仍保持了MFS結構存儲器件的優(yōu)點，能夠更好地與標準IC工藝兼容(FFET的制作全部采用標準微電子工藝)，晶體管有源區(qū)最小尺寸為6μm×6μm，最小工作電壓僅為2v)，便于大規(guī)模集成。再次，本發(fā)明鐵電存儲場效應晶體管采用非破壞性讀出(NDRO)的工作模式，不僅實現了非易失性存儲，而且克服了鐵電隨機存儲器(FRAM)破壞性讀出的缺點，并在很大程度上簡化了外圍讀寫電路的設計。在具體實施方式
部分將結合附圖從幾個方面對本發(fā)明技術效果作具體的分析說明。
具體實施例方式
下面結合附圖對本發(fā)明作進一步詳細的說明。
如

圖1所示，鐵電場效應晶體管可劃分為若干個相同的單元段，所述單元段由襯底1、源區(qū)2、漏區(qū)4和位于源區(qū)2與漏區(qū)4之間的柵區(qū)3組成，襯底1為(100)晶向的P型單晶硅片，源區(qū)2和漏區(qū)4為N+離子注入區(qū)，并嵌入襯底1的表面，柵區(qū)3為鈦酸鉍Bi4Ti3O12薄膜，位于襯底1的上表面，源區(qū)2、柵區(qū)3和漏區(qū)4表面均有一層Ag電極，分別構成源極5、柵極6和漏極7。
鐵電場效應晶體管的制備是一個復雜的工藝過程，主要涉及光刻技術、離子注入技術、薄膜制備技術。由于工藝過程復雜，制備精度要求高，必須首先設計一套簡單易行、便于操作的工藝流程。至于光刻時使用的掩膜版，由于整個工藝過程中要進行多次套刻，掩膜版的設計強調了有明顯且易對準的套刻標記，并考慮到了多次光刻可能引入的誤差。根據以上原則并經反復實驗，發(fā)明人設計了如圖2所示的工藝流程，具體為1.清洗Si基片實驗前將基片放在石英清洗架上按半導體IC標準工藝進行清洗，即(1)先在配比為3∶1的濃H2SO4和雙氧水中煮沸10分鐘，然后放入去離子水中并超聲清洗5分鐘；(2)在配比為1∶10的氫氟酸中煮沸10分鐘后放入去離子水中并超聲清洗5分鐘；(3)在配比為1∶2∶5的氨水、雙氧水和去離子水中煮沸10分鐘后放入去離子水中并超聲清洗5分鐘；(4)在配比為1∶2∶8的鹽酸、雙氧水和去離子水中煮沸10分鐘后放入去離子水中并超聲清洗5分鐘。
清洗后的基片放入裝有丙酮的磨口瓶中保存?zhèn)溆谩?.在Si基片上刻蝕套刻標記在場效應晶體管的制備過程中，要經過多次光刻，每次光刻都要求對源漏區(qū)、電極、溝道等等要高精度套準。因此必須首先設置一定的套刻標記，每次光刻以此為依據進行套準。發(fā)明人設計的套刻標記如圖3(a)所示，其中左下角的直線條可以保證同一襯底基片每次光刻時的取向均保持一致。清洗過的Si襯底基片經涂布光刻膠并烘烤后用此掩膜版進行曝光，經顯影、烘烤后采用離子刻蝕法進行Ar+刻蝕。為了使標記明顯清晰，特別是薄膜淀積以后仍能清晰顯現，刻蝕時間稍長一些，約需15分鐘左右。用丙酮浸泡并結合適當的超聲清洗，將基片上的光刻膠清洗干凈后就會在襯底基片上留下于圖3(a)所示圖形完全相同的凹痕，為后續(xù)的光刻制作了套刻的標記。3.光刻形成源/漏區(qū)注入窗口場效應晶體管的源/漏區(qū)擬采用離子注入工藝形成，其注入掩膜采用光刻膠。將上述已刻蝕有套刻標記的襯底基片清洗后用勻膠機涂布光刻膠，經烘烤后用圖3(b)所示的掩膜版對光刻膠進行曝光、顯影、烘烤，就形成了源/漏區(qū)的注入窗口。為方便焊接測試引線，發(fā)明人設計的電極焊點大小為1mm×1mm，遠大于實際所需的溝道寬度6-8μm。為了防止柵極引線和源/漏極引線短路，并且避免刻上層電極引線時因光刻誤差引起位置偏移而導致引線和源/漏注入區(qū)斷路，發(fā)明人將注入區(qū)與溝道相反的一側，以階梯形態(tài)逐步擴大到200μm×200μm大小。則源/漏區(qū)的引線就可以從遠離柵極引線處引出，引線的允許誤差區(qū)域也相應增大，使成功率增大。4.離子注入形成源/漏區(qū)對上述已刻蝕好源/漏區(qū)注入窗口的基片以光刻膠作掩膜進行N+離子注入，發(fā)明人采用3×1015和5×1015兩種注入劑量，相應注入能量分別為110eV和160eV。注入后的基片用丙酮浸泡并結合適當的超聲進行清洗，將光刻膠清除干凈。5.淀積BIT鐵電薄膜在已進行N+離子注入的襯底基片表面淀積一層均勻的BIT鐵電薄膜，膜厚約400nm。6.刻蝕源、漏電極窗口為引出源/漏電極的引線，必須刻蝕掉源/漏區(qū)上方的BIT薄膜層，形成源/漏區(qū)電極的窗口。使用圖3(c)的掩膜版，利用套準標記使圖3(c)所示的方窗位于圖3(b)所示的方塊的中央。前者應小于后者，以防止光刻誤差而導致源、漏引線與襯底中的未注入區(qū)接觸而造成短路。7.制作Ag上電極用直流磁控濺射的方法在上述已刻蝕電極窗口的樣品基片上淀積Ag金屬層(正面電極)。濺射功率約60W，濺射時間4.5分鐘，金屬層厚度約450nm。用電極掩模版(如圖3d)，反刻Ag，獲得柵、源、漏電極。
為了測試本發(fā)明鐵電場效應晶體管的技術性能，需要在其上刻蝕測試電極，具體方法可采用圖3(d)所示的掩膜版，刻蝕掉多余的Ag薄膜層，形成測試用電極焊點及引線圖形。該掩膜版從柵、源、漏區(qū)分別引出引線到面積為1mm×1mm的方塊大電極，以便焊接測試時的連接引線。由于線條較細，刻Ag時不宜采用濕刻法，發(fā)明人采用離子刻蝕法，離子能量為500eV，束流密度為0.6mA/cm2，刻蝕時間為10分鐘。為了便于測試，采用直流磁控濺射的方法，在Si基襯底背面沉積了100nm厚的Ag作為底電極。
至此，BIT柵鐵電場效應晶體管制備完畢，其器件結構和整個工藝過程分別如圖1和圖4所示。
上述步驟5為在已進行N+離子注入的襯底基片表面淀積一層均勻的BIT鐵電薄膜的工藝為本發(fā)明人的另一發(fā)明專利申請內容，其具體辦法為(1)采用下述原料(其純度均為分析純99.9％)按照以下方法配制Bi4Ti3O12溶膠，鈦酸丁酯 (C16H36O4Ti) 5.11ml冰醋酸 (CH3COOH) 6.00 ml硝酸鉍 (Bi(NO3)3·5H2O) 10.67g乙酰丙酮 (C16H36O4Ti) 38.00ml
(1.1)將稱量好的硝酸鉍放入燒杯；(1.2)加入冰醋酸；(1.3)用磁力攪拌器攪拌，使之反應均勻充分，直到硝酸鉍完全溶解為止；(1.4)將鈦酸丁酯(C16H36O4Ti)放入另一燒杯；(1.5)(2.5)加入適量乙酰丙酮，使其反應充分，直到溶液顏色不再變化；(1.6)用磁力攪拌器攪拌，使之反應均勻充分；(1.7)將上述兩燒杯中的溶液進行混合并加入余下乙酰丙酮；(1.8)用磁力攪拌器攪拌，使之反應均勻充分，直到溶液充分混合呈透明暗紅色狀；(1.9)過濾，即獲得配制好的前體溶液；(2)將配制好的Bi4Ti3O12前體溶液用滴管滴1-2滴到襯底上，啟動勻膠機進行甩膠，形成濕膜；(3)將甩好的濕膜在200℃的恒溫熱盤上進行烘干處理，去除濕膜中的C、H成分；(4)將烘干處理過的薄膜放入石英管式爐中進行退火進行后取出。退火在氧氣氛下進行，退火溫度為650～750℃，退火時氧氣流量為2升/分鐘，步驟5的退火時間為5分鐘，；(5)重復上述步驟2-4，直至獲得所需厚度的薄膜；(6)最后在O2氣氛中進行退火，退火溫度為650～750℃，退火氧氣流量為2升/分鐘，退火時間為30分鐘，形成所需的BIT鐵電薄膜。
圖5-8從幾個方面對本發(fā)明的技術效果作了進一步詳細的說明1.IDS-VDS輸出特性圖5為所測得的本發(fā)明鐵電場效應晶體管在不同柵壓下的IDS-VDS特性曲線。由圖可見，在柵壓低于2V時，源、漏電流IDS很小，低于10-8A，而且不隨柵壓變化，說明此時場效應晶體管的溝道仍處于關斷狀態(tài)；當柵壓大于2V時，源、漏電流IDS隨柵壓的增加而明顯增大，說明此時晶體管的溝道已經導通，閥值電壓VT約為2V。發(fā)明人看到，溝道導通后，當柵壓一定時，隨漏源電壓VDS的增大，溝道電流IDS先是基本呈線性快速增長，隨后逐漸趨于飽和。而對相同的漏源電壓VDS，不同柵壓下的溝道電流IDS顯著不同，顯示出明顯的柵壓調制效應。上述結果表明，發(fā)明人所制備的Ag/BIT/p-Si四端器件具有場效應器件的典型特征實現了柵壓對溝道電流的控制作用，顯示出明顯的柵調制效應，對于柵壓增大的柵極化過程來說，其溝道開啟的閥值電壓為2V。當VGS＜2V時，器件處于關態(tài)；當VGS＞2V后，器件處于開態(tài)，具有線性放大作用；而VDS＞4V后，溝道電流達到飽和。2、IDS-VGS轉移特性圖6為Si基Ag/BIT柵FFET的ID-VG特性曲線。測試時保持漏源電壓VDS＝2.5V不變，而柵壓從0V開始，逐步增加到+6V，然后從+6V依次減小到-6V，再從-6V逐漸升高到0V，整個過程中柵壓變化的步長均為0.2V。從該圖發(fā)明人看到，柵壓上升和下降過程所對應的IDS-VGS曲線并不重合，說明不同的柵壓變化過程對應的溝道電流不同，這是傳統MOS場效應晶體管所沒有的現象，它顯然是由于柵極鐵電薄膜極化的回滯效應所引起的。進一步發(fā)明人還看到，柵壓上升時，只有當柵壓大于2V時溝道才導通，而下降過程柵壓低于0.7V溝道才關斷，這說明FFET的閥值電壓并不是唯一的，它還與柵亞的變化過程即柵極鐵電薄膜的極化歷史相關。而由該IDS-VGS曲線的斜率即 ，發(fā)明人可以得到VDS＝2.5V時的跨導約為30μA/V，而且它受柵壓變化過程的影響并不明顯，在發(fā)明人的這個樣品中，柵壓升高與降低這兩個過程的跨導基本是相同的。3.存儲特性采用與上述IDS-VDS特性測試同樣的測試設備和結構進行測試，具體方法是先施加一寫柵極電壓，使柵極鐵電薄膜極化，撤除寫柵壓以2分鐘后，施加一讀柵極電壓，測量其溝道電阻。測試時，寫柵壓從+6V減小到-6V，然后從-6V增加到+6V，步長為0.5V，而讀柵壓均為2.5V。每次測量溝道電阻時施加相同的源漏電壓VDS＝4V。注意，測試時先給柵極施加不同的寫柵壓VGS，撤除寫柵壓2分鐘后，在施加2.5V的讀柵壓的情況下，測量VDS＝4V時的溝道電阻，其測試結果如圖7所示。由圖可見，在相同的讀柵壓下，FFET的溝道電阻明顯受到寫柵壓的調制。在寫柵壓由+6V逐步降低的過程中，溝道電阻變化不大。這種狀態(tài)維持到寫柵壓降低到約-1V左右開始發(fā)生顯著變化。這以后隨寫柵壓的繼續(xù)降低，溝道電阻迅速增大，并維持在約230kΩ的高電阻水平。而當寫柵壓從-6V逐步升高時，溝道電阻仍維持為高電阻，當寫柵壓大于2V后，電阻明顯急劇降低，直至降低到約180kΩ左右，隨后電阻變化很小。這些結果表明，撤除寫柵壓以后，在相同讀柵壓的激發(fā)下，BIT鐵電薄膜原來不同的極化歷史被喚醒，其寫柵壓仍對溝道電阻，當然也即對溝道電流起調制作用，其調制率約為 ，最大電阻和最小電阻之間的差別達60余千歐。因此該場效應晶體管具有“記憶”功能，而且只要柵壓在±4V以上，溝道電阻亦即溝道電流就能有明顯的區(qū)分，因此可以實現信息的存儲與讀取。
圖8為柵極浮置時的溝道電流與源漏電壓之間的關系曲線。方法是先施加一寫柵極電壓，使柵極鐵電薄膜極化，撤除寫柵壓2分鐘以后，測量其溝道電流。測試時，寫柵壓VGS分別為+4V和-4V，漏源電壓從0V增加到+5V，步長為0.2V。由圖可見，盡管比柵極未浮置時的溝道電流有所減小，但±4V柵壓極化后柵極浮置時的溝道電流仍有約兩個數量級的差別，這表明該FFET具有非破壞性讀出的特性。
權利要求
1.一種鐵電場效應晶體管，由襯底(1)、源區(qū)(2)、漏區(qū)(4)和位于源區(qū)(2)與漏區(qū)(4)之間的柵區(qū)(3)組成，襯底(1)為(100)晶向的P型單晶硅片，源區(qū)(2)和漏區(qū)(4)為N+離子注入區(qū)，并嵌入襯底(1)的表面，柵區(qū)(3)位于襯底(1)的上表面，源區(qū)(2)、柵區(qū)(3)和漏區(qū)(4)表面均有一層Ag電極，分別構成源極(5)、柵極(6)和漏極(7)，其特征在于柵區(qū)(3)為鈦酸鉍Bi4Ti3O12薄膜層。
2.根據權利要求1所述的鐵電場效應晶體管的制備方法，其特征在于該方法依次包括下述步驟(1)清洗Si基片；(2)在Si基片上涂布光刻膠、曝光、顯影，得到套刻標記圖形后，再刻蝕，得到套刻標記凹痕；(3)涂布光刻膠，光刻形成源區(qū)和漏區(qū)的注入窗口；(4)進行N+離子注入，形成源區(qū)和漏區(qū)；(5)采用Sol-Gel工藝進行N+離子注入的襯底基片表面淀積BIT鐵電薄膜；(6)刻蝕掉源區(qū)和漏區(qū)上方的BIT鐵電薄膜，得到源、漏電極窗口；(7)采用直流磁控濺射方法鍍Ag金屬層，反刻Ag金屬層得到源、漏、柵極。
全文摘要
本發(fā)明公開的鐵電場效應晶體管,其存儲介質層為鈦酸鉍(BIT)薄膜。其制備方法為:在清洗后Si基片上涂布光刻膠、曝光、顯影,得到套刻標記圖形后,再刻蝕,得到套刻標記凹痕;涂布光刻膠,光刻形成源區(qū)和漏區(qū)的注入窗口;進行N
文檔編號H01L21/335GK1356728SQ0113833
公開日2002年7月3日 申請日期2001年12月20日 優(yōu)先權日2001年12月20日
發(fā)明者于軍, 王 華, 王耘波, 周文利, 周東祥, 劉剛, 謝基凡, 高俊雄 申請人:華中科技大學