本實用新型涉及存儲器領(lǐng)域，尤其是用于非易失性存儲器設(shè)備的程序脈沖的解碼器。

背景技術(shù)：

非易失性相變存儲器(PCM)包括具有在具有不同電特性的相位之間切換的能力的材料。例如，這些材料能夠在無序的無定形相位和有序的單晶或多晶相位之間切換，并且兩個相位與顯著不同的值的電阻率相關(guān)聯(lián)，并且因而與存儲的數(shù)據(jù)的不同值相關(guān)聯(lián)。例如，周期表的VI族元素(例如碲(Te)、硒(Se)或銻(Sb))被稱作硫?qū)倩?chalcogenides)或硫?qū)倩牧?，其能夠有利地用于制造相變存儲器單元。通過設(shè)置為分別與硫?qū)倩牧系膮^(qū)域接觸的電阻電極(通常稱作加熱器)，通過局部升高硫?qū)倩牧蠁卧臏囟葋慝@取相位變化。選擇設(shè)備(例如MOSFET)連接到加熱器，并使編程電流能夠流經(jīng)相應(yīng)的散熱器。電流通過焦耳效應(yīng)生成相變必需的溫度。在讀取期間，通過施加低得不足以導(dǎo)致明顯加熱的電壓，接著通過讀取單元中流動的電流值，來檢測硫?qū)倩牧系臓顟B(tài)。由于電流與硫?qū)倩牧系膶?dǎo)電性成比例，因此可以確定材料處于哪種狀態(tài)，從而確定存儲器單元中存儲的數(shù)據(jù)。

非易失性存儲器包括按行(字線)和列(位線)組織的存儲器單元陣列。在PCM的情況下，各存儲器單元由串聯(lián)連接的相變存儲器元件和選擇晶體管構(gòu)成?；谠谳斎胩幗邮盏倪壿嫷刂沸盘柡透嗟慕獯a方案，列編碼器和行編碼器使能存儲器單元(尤其是對應(yīng)的字線和位線)的選擇。

列編碼器可以包括模擬選擇開關(guān)，在其相應(yīng)的控制端子上接收地址信號。選擇開關(guān)可以根據(jù)層次級別的樹形結(jié)構(gòu)來組織，其在各層次 級別中的數(shù)目與組織關(guān)聯(lián)，并與存儲器陣列的大小關(guān)聯(lián)。選擇開關(guān)在使能時根據(jù)想要實現(xiàn)的操作，允許使選擇的位線處于確定值的電壓和/或電流。具體而言，在編程級或讀取級和選擇的位線之間創(chuàng)建電流路徑。電流路徑由串聯(lián)的某個數(shù)量的選擇開關(guān)限定，并且對于編程級和對于讀取級(在存儲器陣列內(nèi))都是相同的。具體而言，在電流路徑的上游，通常提供選擇器以將路徑替換地與編程級或讀取級關(guān)聯(lián)。通常，在用于在讀取級中讀取數(shù)據(jù)的感應(yīng)放大器內(nèi)部生成用于讀取操作的位線偏置電壓，在有意提供的編程級中的編程驅(qū)動器內(nèi)部生成用于寫操作的位線偏置電壓。感應(yīng)放大器通過比較在選擇的存儲器單元中流動的電流與在參考單元中流動的參考電流，執(zhí)行存儲器單元中存儲的數(shù)據(jù)的讀取。

在PCM這一具體情況下，為了執(zhí)行寫操作，通過選擇的存儲器單元施加高電流程序脈沖。當(dāng)給存儲器單元施加高電流時，程序電流脈沖的終止可能是關(guān)鍵的。另外，未選的存儲器單元的位線是浮置的，并且通過存儲器單元自身放電。對于保留糾正數(shù)據(jù)規(guī)定的持續(xù)周期，可靠性是對PCM單元的主要考慮。由于也處于高電壓的位線的高電容，因此通過PCM單元的位線的放電路徑可以生成弱設(shè)置狀態(tài)。

技術(shù)實現(xiàn)要素：

根據(jù)本公開的一個方面，提供一種集成電路，包括：相變存儲器PCM單元的陣列；耦合至所述PCM單元的陣列的多個位線；第一解碼器電路，包括具有第一導(dǎo)電型的相應(yīng)的多個晶體管，所述多個晶體管耦合在一起并耦合至所述多個位線中的給定的位線，所述多個晶體管被配置為將程序電流脈沖注入從所述PCM單元的陣列中選擇的PCM單元；以及第二解碼器電路，包括具有第二導(dǎo)電型的多個晶體管，所述多個晶體管耦合在一起并耦合至所述給定的位線，所述多個晶體管被配置為在所述程序電流脈沖結(jié)束時對所述給定的位線放電。

可選地，所述第一導(dǎo)電型的多個晶體管包括P型晶體管，并且所述第二導(dǎo)電型的多個晶體管包括N型晶體管。

可選地，該集成電路進一步包括第一晶體管，所述第一晶體管耦合至所述第二解碼器電路并且被配置為使能所述第二解碼器電路以在所述程序電流脈沖結(jié)束時將所述給定的位線放電至參考電壓。

可選地，該集成電路進一步包括放電電路，所述放電電路具有耦合至所述第一晶體管的柵極端子的輸出并且被配置為在所述程序電流脈沖結(jié)束時提供放電信號以激活所述第一晶體管。

可選地，所述第一晶體管包括N型晶體管。

可選地，在所述程序電流脈沖結(jié)束時，所述放電電路由使能信號使能。

可選地，在所述程序電流脈沖結(jié)束時，由所述第二解碼器電路將所選擇的PCM單元與所述給定的位線的放電隔離。

可選地，所述第二導(dǎo)電型的多個晶體管包括低電壓晶體管。

根據(jù)本公開的一個方面，提供一種用于相變非易失性存儲設(shè)備的解碼器，所述相變非易失性存儲設(shè)備包括多個相變存儲器PCM單元和耦合至其上的多個位線，所述解碼器電路包括：具有第一導(dǎo)電型的第一多個晶體管，所述第一多個晶體管耦合在一起并耦合至所述多個位線中的給定的位線并且被配置為將程序電流脈沖注入從多個PCM單元中選擇的PCM單元；以及具有第二導(dǎo)電型的第二多個晶體管，所述第二多個晶體管耦合在一起并耦合至所述給定的位線并且被配置為在所述程序電流脈沖結(jié)束時對所述給定的位線放電。

可選地，所述第一導(dǎo)電型的多個晶體管包括P型晶體管，并且所述第二導(dǎo)電型的多個晶體管包括N型晶體管。

可選地，所述解碼器進一步包括第一晶體管，所述第一晶體管耦合至所述第二多個晶體管并且被配置為使能所述第二多個晶體管以在所述程序電流脈沖結(jié)束時將所述給定的位線放電至參考電壓。

可選地，所述解碼器進一步包括放電電路，所述放電電路具有耦合至所述第一晶體管的柵極端子的輸出并且被配置為在所述程序電流脈沖結(jié)束時提供放電信號以激活所述第一晶體管。

可選地，所述第一晶體管包括N型晶體管。

可選地，所述放電電路由使能信號在所述程序電流脈沖結(jié)束時使能。

可選地，在所述程序電流脈沖結(jié)束時，由所述第二多個晶體管將所選擇的PCM單元與所述給定的位線的放電隔離。

可選地，所述第二導(dǎo)電型的多個晶體管包括低電壓晶體管。

附圖說明

圖1為現(xiàn)有技術(shù)中非易失性存儲設(shè)備(尤其是PCM型)的一部分以及列解碼器的示意電路圖。

圖2為根據(jù)本實用新型的非易失性存儲設(shè)備(尤其是PCM型)的一部分的示意電路圖。

圖3為針對圖2的設(shè)備生成放電信號的電路的示意電路圖。

具體實施方式

下文現(xiàn)在將參考示出本實用新型的優(yōu)選實施例的附圖，更完整地描述本實用新型。然而，本實用新型可以以許多不同的形式體現(xiàn)，不該解釋為限于本文記載的實施例。相反，因提供了這些實施例，本公開文件是詳盡、完整的將向本領(lǐng)域技術(shù)人員完整地表達本實用新型的范疇。類似的編號始終指示類似的元件。

首先參考圖1，描述現(xiàn)有技術(shù)的非易失性存儲設(shè)備(尤其是PCM型)的一部分，其整體由參考編號10指示。具體而言，如本領(lǐng)域技術(shù)人員所知的那樣，現(xiàn)有技術(shù)的非易失性存儲設(shè)備10包括根據(jù)陣列字線WL和陣列位線BL布置的多個存儲器單元16。每個存儲器單元16彼此相同，并且包括相變元件18和操作地耦合至相變元件18的選擇器元件20。

相變元件18包括相變材料(例如，硫?qū)倩?，并且能以與相變材料呈現(xiàn)的各種相位相關(guān)聯(lián)的電阻電平的形式存儲數(shù)據(jù)。

選擇器元件20為NMOS晶體管，其柵極端子連接到陣列字線WL，其漏極端子連接到相變元件18，其源極端子連接到參考電勢(尤 其是接地，GND)。控制選擇器元件20被控制為在編程操作期間在被選擇時使編程電流脈沖經(jīng)相變元件18通過。

存儲器設(shè)備10進一步包括用于選擇對應(yīng)于待尋址的存儲器單元16的位線BL的第一解碼器電路15以及用于選擇對應(yīng)于待尋址的存儲器單元的陣列字線WL的行解碼器(未示出)。第一解碼器電路15由在電壓參考VDD和待編程的存儲器單元16之間連接的第一導(dǎo)電型的串聯(lián)的晶體管19、22、24和26晶體管限定。第一導(dǎo)電類型的晶體管包括在所示的實施例中的P型(PMOS)晶體管。

第一解碼器電路15接收以未詳細說明的已知方式生成的解碼的地址信號以及偏置信號。第一解碼器電路15被配置為對給定位線BL29編址，即以便基于解碼的地址信號選擇給定的位線29，并為以便使得能夠?qū)⑵淦迷诮o定電平。

具體而言，選擇器晶體管13可以是P型MOS(PMOS)晶體管，其源極端子連接到電壓參考VDD，其柵極端子連接到被饋送有經(jīng)調(diào)節(jié)的電壓參考V_reg的開關(guān)的輸出。晶體管19的柵極端子連接到電流鏡像電路14的晶體管17的柵極。晶體管22和24為分級的解碼器晶體管，其柵極端子連接到對應(yīng)的開關(guān)(未示出)。第三晶體管26的源極端子耦合至晶體管24的漏極端子，并且其漏極端子耦合至位線BL 29和存儲器單元16的相變元件18，并且其柵極端子耦合至共源共柵(CASC)電壓。

將來自電流D/A轉(zhuǎn)換器(IDAC)12的低電壓程序電流脈沖鏡像到處于高電壓狀態(tài)的存儲器單元16。可配置的IDAC12用于向存儲器單元16成形程序電流分布。通過第一解碼器電路15，將程序電流脈沖注入存儲器單元16的存儲元件18。鄰近字線WL的未選存儲器單元通過第一NMOS晶體管28接地。在程序電流脈沖結(jié)束時，所選擇的字線WL的位線BL并不被迫使接地，而是通過存儲器單元16本身對相應(yīng)的位線29放電。據(jù)此，所選擇的字線WL的未選存儲器單元是浮置的。

現(xiàn)在參考圖2描述本實用新型實施例的存儲設(shè)備40。存儲設(shè)備 40包括第二解碼器電路45，其由在位線29和第二晶體管50的漏極端子之間耦合的第二導(dǎo)電型的串聯(lián)晶體管42、44和46限定，第二晶體管50的源極端子耦合接地。第二導(dǎo)電型晶體管可以包括N型(NMOS)晶體管，并且是低電壓。

用于所選擇的字線WL的所選擇的存儲器單元16的經(jīng)解碼的地址信號被配置成在程序電流脈沖期間基本上同時觸發(fā)第一解碼器電路15和第二解碼器電路45。CASC電壓耦合至第三晶體管26的柵極和第四晶體管46，并且用于最小化那些晶體管上的應(yīng)力狀態(tài)。在編程操作時，未激活感應(yīng)放大器(SA)52，并且SA節(jié)點54是浮置的。

現(xiàn)在參考圖3，放電電路60被配置成生成DISCH信號以激活第二晶體管50。放電電路60可以包括第一邏輯門(例如NAND門62)，其具有用于接收使能信號ENABLE_PL_PULSE作為輸入的第一輸入端子和用于接收DATA信號作為輸入的第二輸入端子。放電電路60可以包括第二邏輯門(例如AND門64)，其具有用于接收PROG信號作為輸入的第一輸入端子和用于從NAND門62的輸出接收ENAB_N信號作為輸入的第二輸入。AND門64還可以包括輸出端子，并且被配置為生成DISCH信號并耦合至第二晶體管50的柵極端子?？梢岳斫?，可以使用不同或更為復(fù)雜的邏輯元件組合來獲得放電電路60。

在操作時，DISCH信號取決于數(shù)據(jù)內(nèi)容。例如，如果針對該存儲器單元的數(shù)據(jù)為0，這意味著無程序電流脈沖，則DISCH在那個存儲器單元上是活躍的。當(dāng)用信號ENAB_PL_PULSE結(jié)束程序電流脈沖時，還將DISCH信號驅(qū)至高狀態(tài)。

位線狀態(tài)包括通過第一晶體管28將所選擇的字線WL的鄰近存儲器單元鉗位至參考電壓(例如，接地)，在程序電流脈沖期間還通過DISCH信號所驅(qū)動的第二晶體管50將所選擇的字線WL的未選存儲器單元鉗位至接地，以及響應(yīng)于在信號ENAB_PL_PULSE結(jié)束時活躍的DISCH信號通過用于對字線29放電的第二晶體管50將在程序脈沖結(jié)束時的所選擇的存儲器單元鉗位至接地。因此，在程序電流 脈沖結(jié)束時，通過第二解碼器電路45以及第二晶體管50的激活將所選擇的存儲器單元16與給定的位線的放電隔離。

本實用新型另一方面涉及一種使用耦合至相變存儲器(PCM)單元的陣列的解碼器的方法。解碼器包括具有第二導(dǎo)電型的第一多個晶體管和具有第二導(dǎo)電型的第二多個晶體管，第一多個晶體管耦合在一起并耦合至給定的位線并且被配置為將程序電流脈沖注入從PCM的陣列中選擇的PCM單元，第二多個晶體管耦合在一起并耦合至給定位線并且被配置為在程序電流脈沖結(jié)束時向給定位線放電。

該方法包括在程序操作期間將程序電流脈沖注入所選擇的PCM單元，并在程序電流脈沖結(jié)束時由第二多個晶體管向給定位線放電。

根據(jù)之前已描述和說明的內(nèi)容，根據(jù)本公開文件的解碼器電流的優(yōu)點顯而易見。具體而言，本文描述的方法使得能夠使用PCM單元的特性。例如，通過將位線電壓限定為接地，在PCM單元上實現(xiàn)了用于重置脈沖的更精確的形狀，這是因為PCM單元處于高電壓時不是浮置的。由于將PCM單元放電至接地，因此也增加了重置狀態(tài)的可靠性，并減少了給位線的電容放電的時間。

本領(lǐng)域技術(shù)人員受益于前面的描述和關(guān)聯(lián)的附圖所介紹的教導(dǎo)，會想到本實用新型的許多更改和其它實施例。因此，要理解本實用新型不限于公開的具體實施例，并旨在將更改和實施例納入所附的權(quán)利要求的范疇中。