本實用新型涉及動態(tài)隨機存儲器設(shè)計領(lǐng)域，特別涉及一種動態(tài)隨機存儲器的快速譯碼器結(jié)構(gòu)。

背景技術(shù)：

動態(tài)隨機存儲器作為個人電腦和移動設(shè)備必不可少的組成單元，其性能影響著個人電腦和移動設(shè)備整個系統(tǒng)的性能。譯碼器是動態(tài)隨機存儲器的重要的組成部分，其延時在動態(tài)隨機存儲器總的訪問延時中占了很大的比例。

傳統(tǒng)的譯碼器結(jié)構(gòu)如圖1所示，包括正鎖存器、正鎖存器復(fù)制電路、失效地址比較器、失效地址比較器復(fù)制電路、預(yù)譯碼器、冗余預(yù)譯碼器、冗余列選線驅(qū)動器和列選線驅(qū)動器。

列時鐘CAS連接正鎖存器的輸入和正鎖存器復(fù)制電路的輸入。列地址CADD連接正鎖存器的輸入。正鎖存器輸出列鎖存地址CAQ給失效地址比較器的輸入以及預(yù)譯碼器的輸入。正鎖存器復(fù)制電路輸出延時列時鐘CASX給失效地址比較器復(fù)制電路的輸入。失效地址比較器復(fù)制電路輸出列選線使能CSLE給冗余預(yù)譯碼器。

失效地址比較器輸出失效地址命中HIT給預(yù)譯碼器的輸入和冗余預(yù)譯碼器的輸入。預(yù)譯碼器輸出預(yù)譯碼YP給冗余預(yù)譯碼器的輸入和列選線驅(qū)動器的輸入。冗余預(yù)譯碼器輸出冗余列選線使能FSCSLE和冗余預(yù)譯碼CDRV給冗余列選驅(qū)動器，冗余列選驅(qū)動器輸出冗余列選線SCSL；冗余預(yù)譯碼器輸出冗余預(yù)譯碼CDRV給列選擇驅(qū)動器。

列選線驅(qū)動器輸出列選線CSL。

該譯碼器的工作原理如下。當動態(tài)隨機存儲器的譯碼器激活列選線時的波形如圖2所示。列地址CADD在列時鐘CAS的上升沿之前有效，建立時間為ts_cadd。在列時鐘CAS由低變高時，列地址CADD由正鎖存器鎖存，經(jīng)過鎖存器的傳播延時td_latch，產(chǎn)生鎖存列地址CAQ。同時，列時鐘經(jīng)過正鎖存器復(fù)制電路產(chǎn)生列延時時鐘CASX。鎖存列地址CAQ和失效地址比較器中的失效地址比較，經(jīng)過失效地址比較器命中延時td_hit,產(chǎn)生失效地址命中HIT。圖2中，由于譯碼器激活的是列選線，因而沒有命中失效地址，即HIT無效。同時，鎖存列地址CAQ由預(yù)譯碼器譯碼，產(chǎn)生預(yù)譯碼YP。由于失效地址命中HIT無效，即訪問列選線，因而預(yù)譯碼YP有效。同時，延時列時鐘CASX由失效地址比較器復(fù)制電路產(chǎn)生列選線使能CSLE。失效地址命中HIT在列選線使能CSLE上升沿之前有效，建立時間為ts_hit。失效地址命中HIT、預(yù)譯碼YP、列選線使能CSLE由冗余預(yù)譯碼器，經(jīng)過冗余預(yù)譯碼器延時td_cdrv，產(chǎn)生冗余預(yù)譯碼CDRV和冗余列選線使能FSCSLE。冗余預(yù)譯碼CDRV包含預(yù)譯碼信息和冗余預(yù)譯碼信息。由于失效地址命中HIT無效，即訪問列選線，因而冗余列選線使能FSCSLE無效。冗余預(yù)譯碼CDRV和預(yù)譯碼YP由列選線驅(qū)動器，經(jīng)過列選線驅(qū)動器延時td_csldrv，譯碼產(chǎn)生列選線CSL。由于冗余列選線使能FSCSLE無效，因而冗余列選線驅(qū)動未被激活，冗余列選線SCSL無效。

當動態(tài)隨機存儲器的譯碼器激活冗余列選線時的波形如圖3所示。列地址CADD在列時鐘CAS的上升沿之前有效，建立時間為ts_cadd。在列時鐘CAS由低變高時，列地址CADD由正鎖存器鎖存，經(jīng)過鎖存器的傳播延時td_latch，產(chǎn)生鎖存列地址CAQ。同時，列時鐘經(jīng)過正鎖存器復(fù)制電路產(chǎn)生列延時時鐘CASX。鎖存列地址CAQ和失效地址比較器中的失效地址比較，經(jīng)過失效地址比較器命中延時td_hit，產(chǎn)生失效地址命中HIT。圖3中，由于譯碼器激活的是冗余列選線，因而命中失效地址，即HIT有效。同時，鎖存列地址CAQ由預(yù)譯碼器譯碼，產(chǎn)生預(yù)譯碼YP。由于失效地址命中HIT有效，即訪問冗余列選線，因而預(yù)譯碼YP無效。同時，延時列時鐘CASX由失效地址比較器復(fù)制電路產(chǎn)生列選線使能CSLE。失效地址命中HIT在列選線使能CSLE上升沿之前有效，建立時間為ts_hit。失效地址命中HIT、預(yù)譯碼YP、列選線使能CSLE由冗余預(yù)譯碼器，經(jīng)過冗余預(yù)譯碼器延時td_cdrv，產(chǎn)生冗余預(yù)譯碼CDRV和冗余列選線使能FSCSLE。冗余預(yù)譯碼CDRV包含預(yù)譯碼信息和冗余預(yù)譯碼信息。由于失效地址命中HIT有效，即訪問冗余列選線，因而冗余列選線使能FSCSLE有效。冗余預(yù)譯碼CDRV和冗余列選線使能FSCSLE由冗余列選線驅(qū)動器，經(jīng)過冗余列選線驅(qū)動器延時td_csldrv，譯碼產(chǎn)生冗余列選線SCSL。由于預(yù)譯碼YP無效，因而列選線驅(qū)動未被激活，列選線CSL無效。

對于傳統(tǒng)的譯碼器結(jié)構(gòu)，列地址CADD必須等待列時鐘CAS。當列時鐘CAS到來時，即列時鐘CAS由低變高，列地址CADD經(jīng)過鎖存器鎖存產(chǎn)生鎖存列地址CAQ。由CAQ經(jīng)過預(yù)譯碼器譯碼得到預(yù)譯碼YP，同時CAQ和失效地址比較產(chǎn)生失效地址命中HIT。當列地址CADD和列時鐘CAS之間的建立時間ts_cadd很大時，列地址CADD必須等待很長的時間才能開始與失效地址比較和預(yù)譯碼。列地址CADD和列時鐘CAS之間的建立時間ts_cadd被浪費了，對于加快列選線CSL譯碼沒有幫助。

技術(shù)實現(xiàn)要素：

為了解決現(xiàn)有的譯碼器列地址CADD和列時鐘CAS之間的建立時間ts_cadd太長，預(yù)譯碼和失效地址比較等待時間過長，降低了列選線CSL譯碼速度的技術(shù)問題，本實用新型提供一種動態(tài)隨機存儲器的快速譯碼器。

本實用新型的技術(shù)解決方案：

一種動態(tài)隨機存儲器的快速譯碼器，包括預(yù)譯碼器、失效地址比較器、冗余預(yù)譯碼器、正鎖存復(fù)制電路、冗余列選線驅(qū)動器和列選線驅(qū)動器，還包括延時單元、正鎖存器一和正鎖存器二；

列時鐘CAS經(jīng)過延時單元后輸出延時列時鐘CASD，延時列時鐘CASD分別輸入至正鎖存器復(fù)制電路的輸入端、正鎖存器一的一個輸入端以及正鎖存器二的一個輸入端，正鎖存器復(fù)制電路輸出列選線使能CSLE給冗余預(yù)譯碼器的第一個輸入端；

列地址CADD經(jīng)過失效地址比較器輸出失效地址命中HIT給正鎖存器一的另一個輸入端和預(yù)譯碼器的一個輸入端，列地址CADD經(jīng)過預(yù)譯碼器輸出預(yù)譯碼YP給正鎖存器二的另一個輸入端，正鎖存器一輸出鎖存失效地址命中HITX給冗余預(yù)譯碼器的第二個輸入端，正鎖存器二輸出鎖存預(yù)譯碼YPX分別給冗余譯碼器的第三個輸入端和列選擇驅(qū)動器的一個輸入端；

冗余預(yù)譯碼器輸出冗余預(yù)譯碼CDRV給冗余列選線驅(qū)動器的一個輸入端和列選線驅(qū)動器的另一個輸入端，冗余預(yù)譯碼器輸出冗余列選線使能FSCSLE給冗余列選線驅(qū)動器的另一個輸入端；

冗余列選線驅(qū)動器輸出冗余列選線SCSL；列選線驅(qū)動器輸出列選線CSL。

一種動態(tài)隨機存儲器的譯碼方法，包括以下步驟：

1)列時鐘CAS為低且經(jīng)過延時單元延時td_cas，產(chǎn)生延時列時鐘CASD，延時列時鐘CASD為低；

2)建立失效地址命中HIT以及對列地址CADD進行預(yù)譯碼：

2.1)建立失效地址命中HIT：

列時鐘CAS為低時，列地址CADD有效；列地址CADD和失效地址比較器中的失效地址比較，經(jīng)過失效地址比較器命中延時td_hit，且在延時列時鐘CASD的上升沿到來之前建立失效地址命中HIT，建立時間為ts_hit2

同時2.2)列時鐘CAS為低時，列地址CADD有效，列地址CADD經(jīng)過預(yù)譯碼器譯碼生成預(yù)譯碼YP；

3)延時列時鐘CASD由低變高時，生成鎖存失效地址命中HITX、鎖存預(yù)譯碼YPX和列選線使能CSLE：

3.1)生成鎖存失效地址命中HITX、鎖存預(yù)譯碼YPX：

在延時列時鐘CASD由低變高時，失效地址命中HIT由正鎖存器一鎖存，經(jīng)過正鎖存器延時td_latch，后產(chǎn)生鎖存失效地址命中HITX；預(yù)譯碼YP由正鎖存器二鎖存，經(jīng)過正鎖存器二延時td_latch后產(chǎn)生鎖存預(yù)譯碼YPX；

同時3.2)延時列時鐘CASD經(jīng)過正鎖存器復(fù)制電路產(chǎn)生列選線使能CSLE，列選線使能CSLE為低；

若失效地址命中HIT有效，則訪問冗余列選線SCSL，執(zhí)行步驟4)-5)；

若失效地址命中HIT無效，則訪問列選線CSL，執(zhí)行步驟6)-7)；

4)列選線使能CSLE由低變高時，鎖存失效地址命中HITX、鎖存預(yù)譯碼YPX、列選線使能CSLE經(jīng)過冗余預(yù)譯碼器延時td_cdrv，產(chǎn)生冗余預(yù)譯碼CDRV和冗余列選線使能FSCSLE，冗余列選線使能FSCSLE有效；

5)冗余預(yù)譯碼CDRV和冗余列選線使能FSCSLE經(jīng)過冗余列選線驅(qū)動器延時td_csldrv，產(chǎn)生有效的冗余列選線SCSL；同時列選線CSL無效；

6)列選線使能CSLE由低變高時，鎖存失效地址命中HITX、鎖存預(yù)譯碼YPX、列選線使能CSLE經(jīng)過冗余預(yù)譯碼器延時td_cdrv，產(chǎn)生冗余預(yù)譯碼CDRV和冗余列選線使能FSCSLE，冗余列選線使能FSCSLE無效；

7)冗余預(yù)譯碼CDRV和鎖存預(yù)譯碼YPX經(jīng)過列選線驅(qū)動器延時td_csldrv，產(chǎn)生列選線CSL；同時冗余列選線SCSL無效。

本實用新型所具有的優(yōu)點：

本實用新型的相比對于傳統(tǒng)的譯碼器，最大的不同在于鎖存器的位置不同。

在本實用新型中，列地址CADD不需要等待列時鐘CAS的上升沿到來，直接進行失效地址比較和預(yù)譯碼。當失效地址命中HIT和預(yù)譯碼YP產(chǎn)生后，再由延時后的延時列時鐘CASD，對失效地址命中HIT和預(yù)譯碼YP進行鎖存。這樣做的好處在于可以利用列地址CADD和列時鐘CAS之間的建立時間ts_cadd來進行失效地址比較和預(yù)譯碼，從而減小譯碼時間。

附圖說明

圖1為傳統(tǒng)的動態(tài)隨機存儲器的譯碼器結(jié)構(gòu)；

圖2為傳統(tǒng)的動態(tài)隨機存儲器的譯碼器激活列選線的波形圖；

圖3為傳統(tǒng)的動態(tài)隨機存儲器的譯碼器激活冗余列選線的波形圖；

圖4為本實用新型的一種動態(tài)隨機存儲器的快速譯碼器結(jié)構(gòu)；

圖5為本實用新型的一種動態(tài)隨機存儲器的快速譯碼激活列選線的器波形圖；

圖6為本實用新型的一種動態(tài)隨機存儲器的快速譯碼激活冗余列選線的器波形圖。

具體實施方式

下面結(jié)合附圖對本實用新型的實施方式做進一步描述。

本實用新型的一種動態(tài)隨機存儲器的快速譯碼器結(jié)構(gòu)如圖4所示，包括失效地址比較器、預(yù)譯碼器、延時單元、正鎖存器一、正鎖存器二、正鎖存器復(fù)制電路、冗余預(yù)譯碼器、冗余列選線驅(qū)動器和列選線驅(qū)動器。

列時鐘CAS連接延時單元的輸入。列地址CADD連接失效地址比較器的輸入，連接預(yù)譯碼器的輸入。延時單元輸出延時列時鐘CASD給正鎖存器復(fù)制電路的輸入、正鎖存器一的一個輸入以及正鎖存器二的一個輸入。失效地址比較器輸出失效地址命中HIT給正鎖存器一的另一個輸入。預(yù)譯碼器輸出預(yù)譯碼YP給正鎖存器二的另一個輸入。正鎖存器復(fù)制電路輸出列選線使能CSLE給冗余預(yù)譯碼器的一個輸入。正鎖存器一輸出鎖存失效地址命中HITX給冗余預(yù)譯碼器的另一個輸入。正鎖存器二輸出鎖存預(yù)譯碼YPX給冗余預(yù)譯碼器的第三個輸入以及列選線驅(qū)動器的一個輸入。冗余預(yù)譯碼器輸出冗余預(yù)譯碼CDRV給冗余列選驅(qū)動器的一個輸入和列選線驅(qū)動器的一個輸入。冗余預(yù)譯碼器輸出冗余列選線使能FSCSLE給冗余列選線驅(qū)動器的輸入。冗余列選線驅(qū)動器輸出冗余列選線SCSL。列選線驅(qū)動器輸出列選線CSL。

該譯碼器的工作原理如下。當動態(tài)隨機存儲器的譯碼器激活列選線時的波形如圖5所示。列地址CADD在列時鐘CAS的上升沿之前有效，建立時間為ts_cadd。當列地址CADD有效時，CADD和失效地址比較器中的失效地址比較，經(jīng)過失效地址比較器命中延時td_hit，產(chǎn)生失效地址命中HIT。圖5中，由于譯碼器激活的是列選線，因而沒有命中失效地址，即HIT無效。同時，列地址CADD由預(yù)譯碼器譯碼，產(chǎn)生預(yù)譯碼YP。由于失效地址命中HIT無效，即訪問列選線，因而預(yù)譯碼YP有效。同時，列時鐘CAS經(jīng)過延時單元延時td_cas，產(chǎn)生延時列時鐘CASD。失效地址命中HIT在延時列時鐘CASD的上升沿之前產(chǎn)生，建立時間為ts_hit2。在延時列時鐘CASD由低變高時，失效地址命中HIT由正鎖存器一鎖存，經(jīng)過正鎖存器一延時td_latch后產(chǎn)生鎖存失效地址命中HITX；預(yù)譯碼YP由正鎖存器二鎖存，經(jīng)過正鎖存器二延時td_latch后產(chǎn)生鎖存預(yù)譯碼YPX。同時，延時列時鐘CASD由正鎖存器復(fù)制電路產(chǎn)生列選線使能CSLE。鎖存失效地址命中HITX在列選線使能CSLE上升沿之前產(chǎn)生，建立時間為ts_hitx。鎖存失效地址命中HITX、鎖存預(yù)譯碼YPX、列選線使能CSLE經(jīng)過冗余預(yù)譯碼器延時td_cdrv，產(chǎn)生冗余預(yù)譯碼CDRV和冗余列選線使能FSCSLE。冗余預(yù)譯碼CDRV包含預(yù)譯碼信息和冗余預(yù)譯碼信息。由于失效地址命中HIT無效，進而延時鎖存失效地址命中HITX無效，即訪問列選線，因而冗余列選線使能FSCSLE無效。冗余預(yù)譯碼CDRV和延時預(yù)譯碼YPX經(jīng)過列選線驅(qū)動器延時td_csldrv，產(chǎn)生列選線CSL。由于冗余列選線使能FSCSLE無效，因而冗余列選線驅(qū)動未被激活，冗余列選線SCSL無效。

當動態(tài)隨機存儲器的譯碼器激活冗余列選線時的波形如圖6所示。列地址CADD在列時鐘CAS的上升沿之前有效，建立時間為ts_cadd。當列地址CADD有效時，列地址CADD和失效地址比較器中的失效地址比較，經(jīng)過失效地址比較器命中延時td_hit，產(chǎn)生失效地址命中HIT。圖6中，由于譯碼器激活的是冗余列選線，因而命中失效地址，即HIT有效。同時，列地址CADD由預(yù)譯碼器譯碼，產(chǎn)生預(yù)譯碼YP。由于失效地址命中HIT有效，即訪問冗余列選線，因而預(yù)譯碼YP無效。同時，列時鐘CAS經(jīng)過延時單元延時td_cas，產(chǎn)生延時列時鐘CASD。失效地址命中HIT在延時列時鐘CASD的上升沿之前產(chǎn)生，建立時間為ts_hit2。在延時列時鐘CASD由低變高時，失效地址命中HIT由正鎖存器一鎖存，經(jīng)過正鎖存器延時td_latch后產(chǎn)生鎖存失效地址命中HITX；預(yù)譯碼YP由正鎖存器二鎖存，經(jīng)過正鎖存器二延時td_latch后產(chǎn)生鎖存預(yù)譯碼YPX。同時，延時列時鐘CASD經(jīng)過正鎖存器復(fù)制電路產(chǎn)生列選線使能CSLE。鎖存失效地址命中HITX在列選線使能CSLE上升沿之前產(chǎn)生，建立時間為ts_hitx。鎖存失效地址命中HITX、鎖存預(yù)譯碼YPX、列選線使能CSLE經(jīng)過冗余預(yù)譯碼器延時td_cdrv，產(chǎn)生冗余預(yù)譯碼CDRV和冗余列選線使能FSCSLE。冗余預(yù)譯碼CDRV包含預(yù)譯碼信息和冗余預(yù)譯碼信息。由于失效地址命中HIT有效，進而鎖存失效地址命中HITX有效，即訪問冗余列選線SCSL，因而冗余列選線使能FSCSLE有效。冗余預(yù)譯碼CDRV和冗余列選線使能FSCSLE由冗余列選線驅(qū)動器，經(jīng)過冗余列選線驅(qū)動器延時td_csldrv，譯碼產(chǎn)生冗余列選線SCSL。由于預(yù)譯碼YP無效，進而鎖存預(yù)譯碼YPX無效，因而列選線驅(qū)動未被激活，列選線CSL無效。

本實用新型的相比對于傳統(tǒng)的譯碼器，最大的不同在于鎖存器的位置不同。

對于傳統(tǒng)的譯碼器，列地址CADD必須等待列時鐘CAS。當列時鐘CAS到來時，即列時鐘CAS由低變高，列地址CADD經(jīng)過鎖存器鎖存產(chǎn)生鎖存列地址CAQ。由CAQ經(jīng)過預(yù)譯碼器譯碼得到預(yù)譯碼YP，同時CAQ和失效地址比較產(chǎn)生失效地址命中HIT。當列地址CADD和列時鐘CAS之間的建立時間ts_cadd很大時，列地址CADD必須等待很長的時間才能開始失效地址比較和預(yù)譯碼。列地址CADD和列時鐘CAS之間的建立時間ts_cadd被浪費了，對于加快列選線CSL譯碼沒有幫助。

而對于本實用新型，列地址CADD不需要等待列時鐘CAS的上升沿到來，直接進行失效地址比較和預(yù)譯碼。當失效地址命中HIT和預(yù)譯碼YP產(chǎn)生后，再由延時后的延時列時鐘CASD，對失效地址命中HIT和預(yù)譯碼YP進行鎖存。這樣做的好處在于可以利用列地址CADD和列時鐘CAS之間的建立時間ts_cadd來進行失效地址比較和預(yù)譯碼，從而減小譯碼時間。對于傳統(tǒng)的譯碼器結(jié)構(gòu)，譯碼時間(從列時鐘CAS的上升沿，到列選線CSL或冗余列選線SCSL的上升沿延時)為T1＝td_latch+td_hit+ts_hit+td_cdrv+td_csldrv；本實用新型的譯碼時間T2＝td_cas+td_latch+ts_hitx+td_cdrv+td_csldrv。T2-T1＝td_cas+td_latch+ts_hitx+td_cdrv+td_csldrv-(td_latch+td_hit+ts_hit+td_cdrv+td_csldrv)＝td_cas+ts_hitx-(td_hit+ts_hit)，由于ts_hitx＝ts_hit，T2-T1＝td_cas-td_hit。對于本實用新型的譯碼器，失效地址命中HIT和延時列時鐘CASD之間必須有足夠的建立時間，即ts_hit2>＝ts_latch,ts_latch為正鎖存器的建立時間。而ts_hit2＝ts_cadd+td_cas-td_hit，所以，ts_cadd+td_cas-td_hit>＝ts_latch,td_cas>＝td_hit+ts_latch-ts_cadd,T2-T1>＝ts_latch-ts_cadd，即T1-T2<＝ts_cadd-ts_latch，即本實用新型相比于傳統(tǒng)的譯碼結(jié)構(gòu)，譯碼時間最多可減小ts_cadd-ts_latch。