專利名稱：多位元三維掩膜編程存儲器的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及集成電路領(lǐng)域，更確切地說，涉及掩膜編程存儲器。
背景技術(shù)：
掩膜編程存儲器(mask-programmable read-only memory,簡稱為 mask-ROM) 是指在生產(chǎn)過程中，尤其是光刻工藝中錄入數(shù)據(jù)的存儲器。三維掩膜編程存儲器 (three-dimensional mask-programmable memory,簡稱為 3D-MPR0M)是一種含有多個相互疊置掩膜編程存儲層的mask-ROM。與其它mask-ROM相比，3D-MPR0M具有極大的容量和極低的成本。中國專利“三維只讀存儲器及其制造方法”(專利號ZL98119572. 5)提出了多種 3D-MPR0M。圖1描述了一種典型3D-MPR0M。它含有一個半導(dǎo)體襯底Os和一個3D-MPR0M堆 0。半導(dǎo)體襯底Os里的晶體管構(gòu)成3D-MPR0M的周邊電路。3D-MPR0M堆0堆疊在襯底Os 上。在這個例子中，3D-MPR0M堆0含有兩個存儲層100、200，存儲層200疊置在存儲層100 上。每個存儲層(如100)上含有多條地址線(如20a、20b、30a. · ·)和多個3D-MPR0M存儲元(簡稱為3D-MPR0M元)(如IaaUab. · ·)。接觸通道孔(如30av、30av，)將存儲層(如 100、200)和襯底Os耦合。以往技術(shù)中，大多數(shù)3D-MPR0M采用二進制，即3D-MPR0M元具有兩種狀態(tài)‘1，和 ‘0’ 處于狀態(tài)‘1’的存儲元(‘1’存儲元)能導(dǎo)通電流，而處于狀態(tài)‘0’的存儲元(‘0’ 存儲元)則不能。每個二進制3D-MPR0M元可以存儲1位信息。如圖2A所示，‘1，存儲元Iaa含有一條高地址線20a、一層ROM膜3a和一條低地址線30a。ROM膜3a含有準導(dǎo)通膜5。該準導(dǎo)通膜5具有非線性電阻特性，它在一個方向上的導(dǎo)電性好于另一方向。準導(dǎo)通膜5—般采用二極管。這里，它是一個p-i-n 二極管，并含有ρ膜12、i膜14和η膜16。準導(dǎo)通膜5也可以是其它二極管，如ρη 二極管、肖特基二極管等。由于在絕緣介質(zhì)11中含有通道孔18，當在高地址線20a上加讀電壓時，在低地址線 30a上能測到讀電流。這對應(yīng)于狀態(tài)‘1’。如圖2B所示，‘0，存儲元Iki含有一條高地址線20b、一層ROM膜3b和一條低地址線30a。ROM膜北含有絕緣介質(zhì)膜11。由于在絕緣介質(zhì)11中不含有通道孔，當在高地址線20b上加讀電壓時，在低地址線30a上不能測到讀電流。這對應(yīng)于狀態(tài)‘0’。除二進制外，3D-MPR0M也可以采用N(N為正整數(shù)且N>2)進制，即3D-MPR0M元具有N種狀態(tài)，處于不同狀態(tài)的存儲元具有不同的伏-安特性。每個N進制3D-MPR0M元可以存儲b位信息。這里，b = lo&(N) ；b可以是整數(shù)，也可以是非整數(shù)。中國專利申請“N進制掩膜編程存儲器”(專利申請?zhí)?00610100860. 8)描述了多種N進制3D-MPR0M，包括結(jié)形狀型N進制3D-MPR0M和結(jié)特性型N進制3D-MPR0M。在結(jié)形狀型N進制3D-MPR0M中，不同狀態(tài)的存儲元具有不同的結(jié)構(gòu)，如不同的結(jié)形狀。如圖2C所示，一個結(jié)形狀型存儲元Ica含有一條高地址線20c、一層ROM膜3c和一條低地址線30a。ROM膜3c含有一層絕緣介質(zhì)11、一個部分通道孔18’和一層準導(dǎo)通膜5。與圖2A相比，部分通道孔18’只能將高地址線20c和準導(dǎo)通膜5部分耦合。相應(yīng)地，存儲元Ica與存儲元Iaa具有不同的伏-安特性。在結(jié)特性型N進制3D-MPR0M中，不同狀態(tài)的存儲元具有不同的結(jié)特性，如不同的摻雜濃度。如圖2D所示，一個結(jié)特性型存儲元Ida含有一條高地址線20d、一層ROM膜3d 和一條低地址線30a。ROM膜3d與存儲元Iaa中的ROM膜3a(圖2A)具有類似的結(jié)構(gòu)，它們均含有p-i-n 二極管。但是，ROM膜3d的二極管5’與ROM膜3a的二極管5具有不同的摻雜濃度。這可以通過光刻和離子注入來實現(xiàn)。相應(yīng)地，存儲元Ida與存儲元Iaa具有不同的伏-安特性。本分明進一步改進了上述專利申請的實施方法，以便在更大的范圍(如 4. 5V或更大)內(nèi)調(diào)節(jié)存儲元的伏-安曲線，從而實現(xiàn)多位元(如4位元)。在本說明書中，b位元 (b-bit-per-cell)是指每個存儲元能存儲b位信息，如4位元存儲器中每個存儲元能存儲4位信息。相應(yīng)地，本分明提出一種多位元三維掩膜編程存儲器(large bit-per-cell 3D-MPR0M,簡稱為 3D-MPR0Mb)。

發(fā)明內(nèi)容
本發(fā)明的主要目的是提供一種具有超大容量的三維掩膜編程存儲器。本發(fā)明的另一目的是提供一種具有超低成本的三維掩膜編程存儲器。本發(fā)明的另一目的是提供一種每個存儲元可以存儲多位(如4位或更多)信息的三維掩膜編程存儲器。根據(jù)這些以及別的目的，本發(fā)明提供一種多位元三維掩膜編程存儲器 (3D-MPR0Mb)，其每個存儲元能存儲多位(如4位)信息。3D-MPR0Mb通過在存儲元中增加電阻膜和/或電阻元素來增大存儲元伏-安曲線可調(diào)節(jié)的范圍。相應(yīng)地，3D-MPR0MB可以分為含有電阻膜的 3D-MPR0MB(3D-MPR0MBwith resistive layer，簡稱為 SD-MPROM1J 和含有電阻元素的 3D-MPR0Mb(3D-MPR0Mb with resistive element，簡稱為 3D_MPR0MKE)。本發(fā)明的3D_MPR0MB包括一個含有晶體管的半導(dǎo)體襯底；多個疊置在襯底并與襯底耦合的掩膜編程存儲層，每個存儲層含有包括第一存儲元和第二存儲元的多個掩膜編程存儲元，每個存儲元含有準導(dǎo)通膜，該準導(dǎo)通膜在一個方向上的導(dǎo)電性好于另一方向，所述多個存儲元具有N (N > 2)種狀態(tài)，不同狀態(tài)下的存儲元具有不同的伏-安特性；所述第一存儲元的閾值電壓在所有狀態(tài)中最??；所述第二存儲元的閾值電壓大于所述第一存儲元，所述第二存儲元比所述第一存儲元至少多含有一層電阻膜。本發(fā)明的3D_MPR0MB還包括一個含有晶體管的半導(dǎo)體襯底；多個疊置在襯底并與襯底耦合的掩膜編程存儲層，每個存儲層含有包括第一存儲元和第二存儲元的多個掩膜編程存儲元，每個存儲元含有準導(dǎo)通膜，該準導(dǎo)通膜在一個方向上的導(dǎo)電性好于另一方向， 所述多個存儲元具有N(N > 2)種狀態(tài)，不同狀態(tài)下的存儲元具有不同的伏-安特性；所述第一存儲元的閾值電壓在所有狀態(tài)中最??；所述第二存儲元的閾值電壓大于所述第一存儲元，所述第二存儲元的準導(dǎo)通膜比所述第一存儲元的準導(dǎo)通膜含有更高的電阻元素濃度。


圖1是表示一種3D-MPR0M的斷面圖2A-圖2D是表示以往技術(shù)中‘1，3D-MPR0M元、‘0，3D-MPR0M元、結(jié)形狀型N進制3D-MPR0M元、結(jié)特性型N進制3D-MPR0M元的斷面圖；圖3表示一種4位元3D_MPR0Mb (b = 4，N = 16)中16種狀態(tài)的伏-安特性；圖4A-圖4D是表示幾種含有電阻膜3D_MPR0Mb (3D-MPR0Mel)元的斷面圖；
圖5比較基元、電阻膜和3D-MPR0M&元的伏-安曲線；圖6A-圖6D是表示四種電阻膜的斷面圖；圖7是表示一種3D-MPR0M&采用的電阻膜掩膜版的俯視圖，以及在工藝流程中電阻膜圖形和高低地址線圖形的相對位置；圖8A-圖8C表示一種3D-MPR0M&元的工藝流程。該圖中的結(jié)構(gòu)是沿圖7中AA， 線的斷面圖；圖9A-圖9C是表示三種含有部分電阻膜3D_MPR0Mb元的斷面圖；圖10是表示一種含有電阻元素3D-Mra0MB(3D_MPR0MKE)元的斷面圖；圖11比較硅二極管、SiOx(x < 2) 二極管和SiO2膜的伏-安曲線；圖12A和圖12B表示3D_MPR0MKE元的一種工藝流程；圖13A-圖13C是表示三種2位元3D_MPR0MB(b = 2，N = 4)的斷面圖；圖14A是表示一種2位元3D_MPR0Mb的電路圖；圖14B是表示一種讀操作時字線和位線電壓的時序圖；圖15A是表示一種4位元3D-MPR0Mb (b = 4，N = 16)狀態(tài)設(shè)置的表格；圖15B是表示一種4位元3D-MPR0Mb的斷面圖。除圖15A以外，本說明書附圖未按比例繪制。
具體實施例方式本發(fā)明提供一種多位元三維掩膜編程存儲器(3D_MPR0Mb)，其每個存儲元能存儲多位(如4位)信息。圖3是一種4位元3D-MPR0Mb (b = 4,N= 16)中16種狀態(tài)的伏-安曲線410-425。它們與狀態(tài)‘0’-‘f’一一對應(yīng)。注意該圖的電流軸采用指數(shù)刻度。當流過存儲元中的電流超過閾值電流(It)時，存儲元導(dǎo)通，這時存儲元上的電壓為閾值電壓(Vt)。 例如，狀態(tài)‘0’的閾值電壓為Vto;...；狀態(tài)‘f’的閾值電壓為VTf。本說明書采用以下規(guī)范 具有較小Vt的存儲元被賦予較小的狀態(tài)值，如具有最小Vt的存儲元處于狀態(tài)‘0’ ；具有第二小Vt的存儲元處于狀態(tài)‘1’ ；...。當然，采用其它規(guī)范也是可行的。為了容忍工藝變化和讀出誤差，相鄰狀態(tài)Vt的間隔Δ Vt 一般需要 0. 3V或更大， 因此Vt窗口-即最大Vt(VTf)和最小Vt(Vto)之差-一般需要 4. 5V或更大。為了實現(xiàn)這么大的Vt窗口，本發(fā)明提出在存儲元中增加電阻膜和/或電阻元素。相應(yīng)地，3D-MPR0MB可以分為含有電阻膜的3D-MPR0Mb (3D-MPR0MKl)和含有電阻元素的3D_MPR0MB (3D_MPR0MKE)。3D-MPR0Mel的例子見圖4A-圖9C。其中，圖4A-圖4D描述了多種3D_MPR0MKl元。 如圖4A所示，該存儲元是一個基元lza。基元Iza在所有狀態(tài)中具有最小的VT_VTO。它含有多層膜，包括高地址線20z、ROM膜3z和低地址線30a。這些膜一起被稱為基膜。其中， 地址線20z、30a含有導(dǎo)體材料，如高摻雜的多晶硅(poly Si)、鎢(W)、鈦鎢合金(TiW)、氮化鈦(TiN)、銅(Cu)等。ROM膜3z只含有準導(dǎo)通膜25。準導(dǎo)通膜25具有非線性電阻特性，它在一個方向上的導(dǎo)電性好于另一方向。準導(dǎo)通膜25—般采用二極管。這里，它是一
6個p-i-n 二極管，并含有ρ膜22、i膜M和η膜沈。有關(guān)準導(dǎo)通膜的細節(jié)可參考中國專利 ZL98119572. 5。圖4Β描述了第一種3D-MPR0M&元lea。它含有高地址線20e、ROM膜和低地址線30a。地址線20e、30a含有導(dǎo)體材料。ROM膜；^除了準導(dǎo)通膜25 (包括ρ膜22、i膜對和??！膜沈)以外，還含有一層電阻膜23。在該實施例中，電阻膜23位于準導(dǎo)通膜25之上。在It時，電阻膜23的電阻最好接近或大于準導(dǎo)通膜25的電阻。由于基元Iza除地址線20z、30a外只含有準導(dǎo)通膜25，因此電阻膜23的電阻最好接近或大于基元Iza的電阻。圖4C描述了第二種3D-MPR0M&元lfa。它含有高地址線20f、R0M膜3f和低地址線30a。地址線20f、30a含有導(dǎo)體材料。ROM膜3f除了準導(dǎo)通膜25 (包括ρ膜22、i膜M 和11膜沈)以外，還含有一層電阻膜23。在該實施例中，電阻膜23位于準導(dǎo)通膜25之中， 即位于最高層的P膜22和中間的i膜M之間。類似地，在It時，電阻膜23的電阻最好接近或大于基元Iza的電阻。圖4D描述了第三種3D-MPR0M&元lga。它含有高地址線20g、R0M膜3g和低地址線30a。地址線20g、30a含有導(dǎo)體材料。ROM膜3g除了準導(dǎo)通膜25 (包括ρ膜22、i膜M 和11膜沈)以外，還含有一層電阻膜23。在該實施例中，電阻膜23位于準導(dǎo)通膜25之下。 類似地，在It時，電阻膜23的電阻最好接近或大于基元Iza的電阻。為了形成三維結(jié)構(gòu)(即多個存儲層能相互疊置)，在同一存儲層上的3D-MPR0M&元 (lea/lfa/lga。這里，“/”表示“或”)和基元Iza需要為上面的存儲層提供一個良好的基礎(chǔ)。也就是說，它們的高地址線(20e/20f/20g、20z)最好可以被平面化(如采用化學(xué)機械拋光法，即CMP方法)。這需要電阻膜23的厚度Tk滿足以下要求1)在圖4C和圖4D的實施例中，如果ROM膜(3f/3g、3z)還需要被平面化，Tk應(yīng)該小于基元Iza中準導(dǎo)通膜25最高層膜22的厚度Tu ；2)在圖4B-圖4D的實施例中，如果ROM膜C3e/3f/3g、3z)不需要被平面化，則Tk應(yīng)該小于基元Iza中高地址線20z的厚度TA。圖5比較了基元lza、電阻膜23和3D-MPR0M&元Iea的伏-安曲線。它們分別以 430、431和432表示。由于在3D-MPR0M&元Iea中，電阻膜23和準導(dǎo)通膜25串聯(lián)在一起， 因此3D-MPR0M&元Iea的伏-安曲線432是由準導(dǎo)通膜25 (也就是基元lza)的伏-安曲線430偏移而成，偏移量由電阻膜23的伏-安曲線431決定在It時，3D-MPR0MEL元Iea的 Vt是基元Iza的Vto與電阻膜23上的電壓Vr之和，即Vt = VT0+Vr。圖6A-圖6D是四種電阻膜的斷面圖。其中，圖6A中的電阻膜23只含有一層核心電阻膜502。該核心電阻膜502具有圖5所示的指數(shù)型伏-安特性。它含有一層半導(dǎo)體膜， 和/或一個薄的介質(zhì)膜。半導(dǎo)體材料可以是硅(Si)、碳(C)、鍺(Ge)、碳硅化合物(SiC)、鍺硅化合物(SiGe)等；它最好具有非單晶結(jié)構(gòu)，如無定形結(jié)構(gòu)、微晶結(jié)構(gòu)或多晶結(jié)構(gòu)。半導(dǎo)體膜的一個例子是45nm的非定形硅，它可以將存儲元Vt偏移 4. 5V或更多。介質(zhì)膜可以是氧化硅(SiO2)、氮化硅(Si3N4)或其它保護性陶瓷材料(參見中國專利ZL98119257.2)。雖然介質(zhì)膜傳統(tǒng)上被認為是絕緣膜，但當其厚度很薄時，它具有指數(shù)型伏-安特性。因此，介質(zhì)膜適合用于電阻膜。介質(zhì)膜的例子包括5nm的氧化硅、或9nm的氮化硅，這些介質(zhì)膜都可以將Vt偏移 4. 5V或更多。圖6B-圖6D描述了其它三種電阻膜23。在圖6B中，核心電阻膜502上方含有一層隔離膜501 ；在圖6C中，核心電阻膜502下方含有一層隔離膜503 ；在圖6D中，核心電阻膜502上下方各含有一層隔離膜501、503。隔離膜為電阻膜23提供一個更好的界面，它還可以作為刻蝕停止膜。一般說來，隔離膜含有導(dǎo)體材料，如高摻雜的多晶硅(poly Si)、鎢 (W)、鈦鎢合金(TiW)、氮化鈦(TiN)JIf (Cu)等。圖7是表示一種用于3D-MPR0M&的電阻膜掩膜版的俯視圖，以及在工藝流程中電阻膜圖形7x、7y和高地址線圖形20a、20b、20e及低地址線圖形30a、30b的相對位置。相對于高地址線圖形的特征尺寸1F，電阻膜圖形的特征尺寸可以更大，為nF(η > 1，最好 2)。 而且，相鄰的電阻膜圖形(如7ab、7bb)還可以合并在一起以形成一個電阻膜圖形7y。因此，電阻膜掩膜版是一個nF掩膜版(η > 1，最好 2、。例如，20nm節(jié)點的3D-MPR0M&可以采用40nm節(jié)點的電阻膜掩膜版。圖8A-圖8C表示一種3D_MPR0MKl元Iea的工藝流程。它包括如下步驟A)形成低地址線30a，然后淀積準導(dǎo)通膜25，并將其刻蝕成為多個柱體25 (圖8A) ；B)淀積并平面化層內(nèi)介質(zhì)27。之后，淀積電阻膜23并利用圖7中的電阻膜掩膜版進行圖形轉(zhuǎn)換，然后刻蝕電阻膜23。注意到電阻膜23的尺寸為nF(n > 1，最好 2)(圖8B) ；C)淀積高地址線膜 20e(圖8C)并將其刻蝕。該刻蝕步驟以層內(nèi)介質(zhì)27作為刻蝕停止膜，以清除部分電阻膜 23。因此，在最后的存儲元結(jié)構(gòu)中，電阻膜23與高地址線20e自對準(圖4B)。對于熟悉本專業(yè)的人士來說，圖4C和圖4D中的3D-MPR0M&元lfa、lga也可以采用類似步驟完成。根據(jù)以上對工藝流程的描述，電阻膜23的最后形狀由電阻膜圖形7x和高地址線圖形20e的重疊部分決定。這個自對準的工藝流程對電阻膜圖形的邊緣精度要求較低。也就是說，20nm節(jié)點的3D-MPR0M&不僅可以采用40nm節(jié)點的電阻膜掩膜版(圖7)，而且該掩膜版還可以是一個非高精度的掩膜版。因此，3D-MPR0M&的掩膜版成本能被極大地降低。最后，由于上述工藝流程對高地址線和電阻膜之間的對準精度要求較低，所以3D-MPR0M&的光刻工藝成本也相對較低。3D-MPR0Mel可以與結(jié)形狀型N進制3D_MPR0M(參見中國專利申請 200610100860. 8)結(jié)合，即通過改變電阻膜的形狀來實現(xiàn)更多種的狀態(tài)。相應(yīng)地，本發(fā)明還提出一種含有部分電阻膜的 3D-MPR0M(3D-MPR0Mb with partialresistive layer，簡稱為 3D-MPR0Mpel)。圖 9A-圖 9C 描述了三種 3D-MPR0Mpel 元。如圖9A所示，3D_MPR0MPKl元Iha含有高地址線20h、R0M膜3h和低地址線30a。其中，ROM膜池含有阻擋介質(zhì)膜四、部分電阻膜23’和準導(dǎo)通膜25。阻擋介質(zhì)膜四和部分電阻膜23’位于準導(dǎo)通膜25上方。高地址線20h通過部分電阻膜23’僅與準導(dǎo)通膜25部分耦合。由于部分電阻膜23’與圖4B中的電阻膜23具有不同形狀-部分電阻膜23’比電阻膜23小，因此存儲元Iha的電阻比圖4B中存儲元Iea的電阻大。具體說來，部分電阻膜 23’和準導(dǎo)通膜25之間的接觸面積21小于準導(dǎo)通膜25的截面積，而圖4B中電阻膜23和準導(dǎo)通膜25之間的接觸面積和準導(dǎo)通膜25的截面積接近。通過改變接觸面21的寬度f， 可以導(dǎo)致不同的電阻，從而形成更多種的狀態(tài)。由于f由電阻膜圖形決定，因此一個電阻膜掩膜版就可以將多位信息錄入至每個存儲元。類似地，在It時，部分電阻膜23’的電阻最好接近或大于基元1 za的電阻。很明顯，中國專利申請200610100860. 8中的各種發(fā)明精神均可以應(yīng)用至3D-MPR0Mm。圖9B和圖9C描述了另外兩種3D-MPR0M·元lia、lja。它們類似于圖9A中 3D-MPR0Mpel元lha。唯一的差別是其部分電阻膜23，的位置在圖9B中部分電阻膜23，位于準導(dǎo)通膜25中；在圖9C中部分電阻膜23’位于準導(dǎo)通膜25下。類似地，通過改變f的數(shù)值，可以導(dǎo)致不同的電阻，從而形成更多種的狀態(tài)。這樣，一個電阻膜掩膜版就可以將多位信息錄入至每個存儲元。在一個含有電阻元素的3D_MPR0Mb (3D_MPR0Mke)中，3D_MPR0MKE元的準導(dǎo)通膜比基元的準導(dǎo)通膜含有更高的電阻元素濃度。圖10-圖12B描述了多種3D-MPR0Mke。如圖10所示，3D-MPR0Mee元Ika含有高地址線20k、ROM膜3k和低地址線30a。其中，ROM膜3k含有準導(dǎo)通膜25，。與其左邊的基元Iza比較，Ika的準導(dǎo)通膜25，與基元Iza的準導(dǎo)通膜25具有類似結(jié)構(gòu)，即均為p-i-n 二極管。但是，準導(dǎo)通膜25’比準導(dǎo)通膜25含有更高的電阻元素濃度。在與基元Iza中準導(dǎo)通膜25 (如p-i-n 二極管)的半導(dǎo)體材料(如硅)結(jié)合后，電阻元素(如氧、氮、碳等)能增大該半導(dǎo)體材料的電阻率，而且電阻元素的濃度增加導(dǎo)致電阻率增加。這與半導(dǎo)體材料中常用的摻雜元素(如硼、磷、砷)不同這些摻雜元素降低半導(dǎo)體的電阻率，而且摻雜元素的濃度增加導(dǎo)致電阻率降低。圖11比較了硅二極管(即基元)、SiOx(x < 2) 二極管(即30-|^1 01^元)和SW2 膜的伏-安曲線。它們分別以440、441和442表示。很明顯，SiOx (χ < 2) 二極管的伏-安曲線441應(yīng)位于硅二極管伏-安曲線440和SW2膜伏-安曲線442之間。這是因為SW2 是SiOxU < 2)的一種極端情況當SiOxU < 2)中氧的含量高到一定程度時，SiOx就變成 T SiO20因此，SiOx(χ < 2) 二極管的Vt應(yīng)介于硅二極管的Vto和SiO2膜的Vtx之間，即Vto < Vt < Vtx0由于Vfti數(shù)值極大，3D-MPR0Mke元的Vt可以在極大范圍內(nèi)調(diào)節(jié)。與氧類似，氮也可以在極大范圍內(nèi)調(diào)節(jié)3D-MPR0MKE元的VT。另外，碳也可以用來調(diào)節(jié)VT。這是因為碳能與硅形成SiCz(z< 1)。SiCz作為一種半導(dǎo)體材料，其能帶隙(bandgap)比硅寬。一般說來， 二極管中半導(dǎo)體材料的能帶隙越寬，該二極管的Vt越高。圖12A和圖12B表示3D_MPR0MKE元Ika的一種工藝流程。首先形成低地址線30a 和準導(dǎo)通膜25。然后通過一個電阻元素掩膜版在光刻膠觀中形成開口觀0。電阻元素掩膜版與電阻膜掩膜版類似，都是nF掩膜版(η > 1，最好 2、。這里，開口 ^o的寬度為nF(n > 1，最好 2~)，比高地址線20k的寬度( F)大。接著通過離子注入法在準導(dǎo)通膜25中注入電阻元素(如氧、氮、碳等)(圖12A)。該離子注入步驟能增加開口 28ο下電阻元素的濃度。之后，清除光刻膠觀并將準導(dǎo)通膜25刻蝕成柱體25’ (圖12Β)。余下的步驟與基元Iza類似(參見圖8Β和圖8C)。與3D-MPR0M&類似，20nm節(jié)點的3D_MPR0MKE不僅可以采用40nm節(jié)點的電阻元素掩膜版，而且該掩膜版還可以是一個非高精度的掩膜版。綜上所述，3D-MPR0Mb的信息錄入成本遠比大多數(shù)人想象的要低。3D-MPR0Mel(圖 4B-圖 4D、圖 9A-圖 9C)、3D_MPR0MKE(圖 10)可以和結(jié)形狀型 N 進制3D-MPR0M、結(jié)特性型N進制3D_Mra0M(參見中國專利申請200610100860. 8)結(jié)合起來， 進一步提高每個存儲元存儲的信息量。圖13A-圖14B描述多種2位元3D-MPR0MB(b = 2， N = 4)；圖 15A 和圖 15B 描述一種 4 位元 3D_MPR0MB(b = 4，N = 16)。圖13A-圖13C描述三種2位元3D_MPR0MB。如圖13A所示，該實施例結(jié)合了圖4B 中的3D-MPR0MKl和圖10中的3D-MPR0Mke。這四個存儲元lza、lma、lna、Ioa代表四種狀態(tài)。 基元Iza不含任何電阻膜或電阻元素。存儲元Ima的準導(dǎo)通膜25’至少含有一種電阻元素。 存儲元Ina在準導(dǎo)通膜25上含有一層電阻膜23。存儲元Ioa含有電阻元素和電阻膜。另外，存儲元Ima可以與基元Iza具有不同的摻雜濃度。很明顯，該實施例只需要2個掩膜版(即電阻膜掩膜版和電阻元素掩膜版)就能將2位信息錄入至每個存儲元。圖1 表示第二種2位元3D-MPR0Mb。它采用了圖4B中3D-MPR0M&的兩種實施例。這四個存儲元lza、lpa、lqa、lra代表四種狀態(tài)。例如，存儲元Ipa的電阻膜23a含有 15nm非定形硅，存儲元Iqa的電阻膜23b含有30nm非定形硅，存儲元Ira含有電阻膜23a 和23b，即45nm非定形硅。又如，存儲元Ipa的電阻膜23a含有3nm氮化硅，存儲元Iqa的電阻膜2 含有6nm氮化硅，存儲元Ira則含有9nm氮化形硅。類似地，該實施例只需要2 個電阻膜掩膜版就能將2位信息錄入至每個存儲元。圖13C表示第三種2位元3D-MPR0Mb。它結(jié)合了圖4B和圖4D中3D-MPR0M&的兩種實施例。這四個存儲元lza、lsa、ItaUua代表四種狀態(tài)。存儲元Isa的電阻膜23c位于準導(dǎo)通膜25上方，存儲元Ita的電阻膜23d位于準導(dǎo)通膜25下方，存儲元Iim含有兩層電阻膜23c和23d，它們分別位于準導(dǎo)通膜25上方和下方。該實施例也只需要2個電阻膜掩膜版就能將2位信息錄入至每個存儲元。在對3D_MPR0Mb進行讀操作時，需要提供一系列逐步增大的讀電壓信號。一旦讀電壓大到能在一存儲元中產(chǎn)生讀電流，則產(chǎn)生一輸出信號，這時的讀電壓對應(yīng)于該存儲元所處的狀態(tài)。圖14A和圖14B描述了一種2位元3D-MPR0Mb的讀電路和讀操作。如圖14A所示，該2位元3D_MPR0Mb包括兩部分存儲堆0和周邊電路0K。存儲堆0包括數(shù)據(jù)組30DT (包括數(shù)據(jù)元lca-lcz、數(shù)據(jù)位線30a-30z)和啞元組32DY (包括啞元 Ic0-lc3、啞位線32a-32d)。數(shù)據(jù)元存儲數(shù)據(jù)，而啞元為讀操作提供參考信號。數(shù)據(jù)元和啞元都具有4種狀態(tài)‘0’- ‘3’。例如，數(shù)據(jù)元Ica和啞元Icl都處于狀態(tài)‘1’。該圖中括號里的數(shù)字表示存儲元所處的狀態(tài)。在該實施例中，處于相同狀態(tài)的啞元和數(shù)據(jù)元具有相同結(jié)構(gòu)并采用相同材料。這樣 元不會導(dǎo)致額外的生產(chǎn)成本，因此能降低3D-MPR0Mb的成本。周邊電路OK形成在襯底Os里，并通過接觸通道孔與存儲堆0耦合。它含有字線電壓產(chǎn)生電路50、行譯碼器52、列譯碼器M、參考信號產(chǎn)生電路56、讀出放大器58、數(shù)據(jù)緩沖器60和N進制-二進制轉(zhuǎn)換器62等。字線電壓產(chǎn)生電路50在不同讀階段產(chǎn)生不同的讀電壓。行譯碼器52根據(jù)行地址52A將該讀電壓送到相應(yīng)的字線(如20c)。列譯碼器M 根據(jù)列地址54A將相應(yīng)的位線與讀出放大器58的第一輸入51耦合。參考信號產(chǎn)生電路56 為讀出放大器58產(chǎn)生參考電壓53。它含有多個開關(guān)對(如56a’)，每個開關(guān)對含有一對共享柵信號(如56a)的晶體管。圖14B表示一種讀操作時字線和位線電壓的時序圖。每個讀操作需要含有N-I個讀階段。該實施例含有3個讀階段T0-T2。在每個讀階段，在選中的字線(如20c)上加相應(yīng)的讀電壓。根據(jù)存儲元(lca-lcz、Ic0_lc3)所處的狀態(tài)，不同存儲元流過不同的讀電流， 這樣與其耦合的位線上(30a-30Z、32a-32d)的電壓也以不同速率上升。當每個讀階段快結(jié)束時，數(shù)據(jù)組30DT中所有數(shù)據(jù)位線(30a-30z)上的電壓被一一讀出。如果位線(如30a) 電壓大于觸發(fā)電壓Vx，則輸出55變高。同時，讀出放大器58將相應(yīng)位線(30a)在剩余讀操作中設(shè)置為高電壓Vh，這樣能避免剩余讀操作中的讀電壓損壞相應(yīng)存儲元(Ica)中的二極管。以下介紹各個讀階段的細節(jié)A)在第一讀階段TO中，在字線20c上加第一讀電SVK(1。這時，位線(30a-30z、 32a-32d)電壓根據(jù)存儲元狀態(tài)以不同速率上升。對于狀態(tài)‘0’(如存儲元lea、IcO)來說， 讀電壓Vki產(chǎn)生一大讀電流，因此位線(30a、32a)電壓上升很快；對于狀態(tài)‘ 1’(如存儲元lcz、lcl)來說，讀電壓Vki產(chǎn)生小讀電流，因此位線(30z、32b)電壓上升很慢；...。同時， 參考信號產(chǎn)生電路56中僅柵信號56a被置高，開關(guān)對56a’閉合，這樣啞位線3h、32b耦合在一起。因此，參考電壓53是狀態(tài)‘0’和狀態(tài)‘1’位線電壓的平均。當TO快結(jié)束時，讀出放大器58將數(shù)據(jù)組30DT中所有數(shù)據(jù)位線(30a-30z)上的電壓與參考電壓53—一比較，輸出55被送到數(shù)據(jù)緩沖器60。B)在第二讀階段Tl中，在字線20c上加第二讀電壓Vki。對于狀態(tài)‘0’(如存儲元 IcaUcO)來說，位線(30a、32a)在TO時已被設(shè)置為Vh ；對于狀態(tài)‘ 1，(如存儲元lcz、Icl) 來說，讀電壓Vki產(chǎn)生一大讀電流，因此位線(30z、32b)電壓上升很快；對于狀態(tài)‘2’(如存儲元lcb、lc2)來說，讀電壓Vki產(chǎn)生小讀電流，因此位線(30b,32c)電壓上升很慢；...。同時，參考信號產(chǎn)生電路56中僅柵信號56b被置高，開關(guān)對56b，閉合，這樣啞位線32b、32c 耦合在一起。因此，參考電壓53是狀態(tài)‘1’和狀態(tài)‘2’位線電壓的平均。當Tl快結(jié)束時， 數(shù)據(jù)組30DT中所有數(shù)據(jù)位線(30a-30z)上的電壓被一一讀出，輸出55被送到數(shù)據(jù)緩沖器 60。C)在第三讀階段T2中，在字線20c上加第三讀電壓VK2。對于狀態(tài)‘0’和‘1’(如存儲元IcaUcO ；IczUcl)來說，位線(30a,32a ；30z、32b)在TO和Tl時已被設(shè)置為Vh ；對于狀態(tài)‘2’(如存儲元lcb、lc2)來說，讀電壓VK2產(chǎn)生一大讀電流，因此位線(30b、32c)電壓上升很快；...。同時，參考信號產(chǎn)生電路56中僅柵信號56c被置高，開關(guān)對56c’閉合， 這樣啞位線32c、32d耦合在一起。因此，參考電壓53是狀態(tài)‘2’和狀態(tài)‘3’位線電壓的平均。當T2快結(jié)束時，數(shù)據(jù)組30DT中所有數(shù)據(jù)位線(30a-30z)上的電壓被一一讀出，輸出55 被送到數(shù)據(jù)緩沖器60。D)在讀操作結(jié)束時，存儲在數(shù)據(jù)緩沖器60中的數(shù)據(jù)被N進制-2進制轉(zhuǎn)換器62轉(zhuǎn)換成二進制數(shù)據(jù)。這樣，存儲在存儲元Ica-Icz中的4進制數(shù)據(jù)被讀出。圖15A和圖15B描述一種4位元3D_Mra0MB。圖15A中的表格列出了其16種狀態(tài)的設(shè)置；圖15B是其斷面圖。對于熟悉本專業(yè)的人士來說，圖14A和圖14B中的讀電路和讀操作都可以應(yīng)用到4位元3D-MPR0Mb中。如圖15A所示，為了實現(xiàn)4位元，存儲元可以在4維上變化高電阻膜23x、中電阻膜23y、低電阻膜23z和電阻元素。表中的“是”表示采用電阻膜或電阻元素；“否”表示不采用。由于每維有兩種選擇(“是”和“否”)，該實施例共有16種狀態(tài)。這4維可以通過 4個掩膜版來實現(xiàn)，即高電阻膜掩膜版、中電阻膜掩膜版、低電阻膜掩膜版和電阻元素掩膜版。如圖15B所示，該4位元3D_MPR0Mb含有一個半導(dǎo)體襯底Os和一個3D_MPR0MB 堆0。該半導(dǎo)體襯底Os含有多個晶體管OT(包括柵極0P)。這些晶體管OT及其互連層 OI —起構(gòu)成30-]\0^01^堆0的周邊電路OX。3D-MPR0MB堆0疊置在襯底Os上。在該實施例中，它含有4個存儲層100-400:存儲層100含有字線(80a-80h...)、位線(90d...) 和存儲元(lad-lhd. · ·)；存儲層200疊置與存儲層100之上，并含有字線(80a-80h. · ·)、 位線(90cT...)和存儲元(Iacf...)；存儲層300疊置與存儲層200之上，并含有字線 (80a，-80h，···)、位線(90d，···)和存儲元(la，d，_lh，d，· · ·)；存儲層 400 疊置與存儲層300之上，并含有字線(80a，-SOh' · · ·)、位線_，，...)和存儲元(la，d” · · ·)。接觸通道孔(如90dv)將存儲層(如100)與襯底Os耦合。
在存儲層100,300中的存儲元化(1-111(1、1￡1’(1’-111’(1’分別代表狀態(tài)‘0’- ‘f，(參考圖15A)。例如，存儲元Iad代表狀態(tài)‘0’，它是一個基元，即不含有任何電阻膜或電阻元素；存儲元Ibd代表狀態(tài)‘ 1’，其二極管25’含有電阻元素；存儲元led代表狀態(tài)‘2’，它含有低電阻膜23z ；存儲元led代表狀態(tài)‘4’，它含有中電阻膜23y ；存儲元la’ d’代表狀態(tài)‘8’，它含有高電阻膜23x;存儲元lh’ d’代表狀態(tài)‘f’，它含有高電阻膜23x、中電阻膜 23y、低電阻膜23z和電阻元素；...。為簡便計，存儲層200、400中的存儲元細節(jié)以及存儲層200-400的接觸通道孔沒有畫出。圖15B中的實施例結(jié)合了多種改進的3D-MPR0M，如混合層3D_MPR0M(參見中國專利申請200610162698. 2)和窄線寬3D_MPR0M(參見中國專利申請200810183936. 7)?；旌蠈?D-MPR0M中部分存儲層(如100,200)共享地址線(80a_80h. · ·)；其它存儲層(如200、 300)則不共享地址線，而由層間介質(zhì)膜121隔開。窄線寬3D-MPR0M中存儲層地址線的特征尺寸小于襯底晶體管柵極的特征尺寸。進一步結(jié)合三維存儲模塊(參見中國專利申請 200710194280. 4)，一個采用20nm技術(shù)的x8x8x4 3D-MPR0M模塊可以存儲 ITB信息。這里，x8x8x4是指該模塊含有8個3D-MPR0Mb芯片，每個3D_MPR0MB芯片含有8個存儲層，每個存儲元存儲4位信息。在圖13A-圖13C中，只需要2個掩膜版就能將2位信息錄入至每個存儲元，即實現(xiàn) 2位元；在圖15A和圖15B中，只需要4個掩膜版就能將4位信息錄入至每個存儲元，即實現(xiàn) 4位元。實際上，在3D-MPR0Mb中，每個掩膜版能在存儲元中多錄入1位信息。譬如，5個掩膜版可以實現(xiàn)5位元，6個掩膜版可以實現(xiàn)6位元...。如果采用圖9A-圖9C中3D-MPR0M·， 掩膜版的數(shù)目還可以進一步減少。這比在以往技術(shù)的二進制3D-MPR0M中，每多錄入1位信息就需要多疊置一個存儲層來說，節(jié)省了很多生產(chǎn)成本。雖然以上說明書具體描述了本發(fā)明的一些實例，熟悉本專業(yè)的技術(shù)人員應(yīng)該了解，在不遠離本發(fā)明的精神和范圍的前提下，可以對本發(fā)明的形式和細節(jié)進行改動，這并不妨礙它們應(yīng)用本發(fā)明的精神。因此，除了根據(jù)附加的權(quán)利要求書的精神，本發(fā)明不應(yīng)受到任何限制。
權(quán)利要求
1.一種多位元三維掩膜編程存儲器，其特征在于含有 一個含有晶體管的半導(dǎo)體襯底(Os)；多個疊置在襯底并與襯底耦合的掩膜編程存儲層(100-400)，每個存儲層含有包括第一存儲元(Iza)和第二存儲元(lea...)的多個掩膜編程存儲元，每個存儲元含有準導(dǎo)通膜 (25)，該準導(dǎo)通膜在一個方向上的導(dǎo)電性好于另一方向，所述多個存儲元具有N (N > 2)種狀態(tài)，不同狀態(tài)下的存儲元具有不同的伏-安特性；所述第一存儲元的閾值電壓在所有狀態(tài)中最?。凰龅诙鎯υ拈撝惦妷捍笥谒龅谝淮鎯υ?，所述第二存儲元比所述第一存儲元至少多含有一層電阻膜03)。
2.根據(jù)權(quán)利要求1所述的多位元三維掩膜編程存儲器，其特征還在于在閾值電流時， 所述電阻膜的電阻接近或大于所述第一存儲元的電阻。
3.根據(jù)權(quán)利要求1所述的多位元三維掩膜編程存儲器，其特征還在于所述電阻膜含有至少一層半導(dǎo)體膜或至少一層介質(zhì)膜。
4.根據(jù)權(quán)利要求1所述的多位元三維掩膜編程存儲器，其特征還在于 所述電阻膜厚度小于所述第一存儲元之高地址線的厚度；或，所述電阻膜厚度小于所述第一存儲元之準導(dǎo)通膜內(nèi)最高層膜的厚度。
5.根據(jù)權(quán)利要求1所述的多位元三維掩膜編程存儲器，其特征還在于含有第三存儲元，所述第三存儲元的閾值電壓大于所述第一存儲元，所述第三存儲元比所述第一存儲元至少多含有一層電阻膜；所述第二存儲元和所述第三存儲元的電阻膜具有不同形狀。
6.根據(jù)權(quán)利要求1所述的多位元三維掩膜編程存儲器，其特征還在于含有第三存儲元，所述第三存儲元的閾值電壓大于所述第一存儲元，所述第三存儲元比所述第一存儲元至少多含有一層電阻膜；含有第四存儲元，所述第四存儲元的閾值電壓大于所述第二和第三存儲元，所述第四存儲元含有所述第二和第三存儲元的電阻膜。
7.一種多位元三維掩膜編程存儲器，其特征在于含有 一個含有晶體管的半導(dǎo)體襯底(Os)；多個疊置在襯底并與襯底耦合的掩膜編程存儲層(100-400)，每個存儲層含有包括第一存儲元(Iza)和第二存儲元(Ika)的多個掩膜編程存儲元，每個存儲元含有準導(dǎo)通膜，該準導(dǎo)通膜在一個方向上的導(dǎo)電性好于另一方向，所述多個存儲元具有N (N >幻種狀態(tài)，不同狀態(tài)下的存儲元具有不同的伏-安特性；所述第一存儲元的閾值電壓在所有狀態(tài)中最??；所述第二存儲元的閾值電壓大于所述第一存儲元，所述第二存儲元的準導(dǎo)通膜05’)比所述第一存儲元的準導(dǎo)通膜0 含有更高的電阻元素濃度。
8.根據(jù)權(quán)利要求7所述的多位元三維掩膜編程存儲器，其特征還在于所述電阻元素能增加所述第一存儲元中準導(dǎo)通膜半導(dǎo)體材料的電阻率。
9.根據(jù)權(quán)利要求7所述的多位元三維掩膜編程存儲器，其特征還在于所述電阻元素能增加所述第一存儲元中準導(dǎo)通膜半導(dǎo)體材料的能帶隙。
10.根據(jù)權(quán)利要求7所述的多位元三維掩膜編程存儲器，其特征還在于含有第三存儲元，所述第三存儲元的閾值電壓大于所述第一存儲元，所述第三存儲元比所述第一存儲元至少多含有一層電阻膜03)。
全文摘要
本發(fā)明提供一種多位元(large bit-per-cell)三維掩膜編程存儲器(3D-MPROMB)，其每個存儲元能存儲多位(如4位)信息。3D-MPROMB通過在存儲元中增加電阻膜和/或電阻元素來增大存儲元伏-安曲線可調(diào)節(jié)的范圍。
文檔編號G11C17/10GK102262904SQ201010194950
公開日2011年11月30日 申請日期2010年5月24日 優(yōu)先權(quán)日2010年5月24日
發(fā)明者張國飆 申請人:張國飆