專利名稱：或非快閃存儲器及其字線驅動器電路的制作方法
技術領域：
本發(fā)明關于一種半導體存儲器，尤指一種快閃存儲器的字線驅動器改進設計。
背景技術：
最被廣泛使用于半導體集成電路以及非易失性存儲器的存儲器陣列結構為 NOR(或非)型。在此類型結構之中，同為一列的存儲器單元的柵極端為共連，同為一行的存 儲器單元的漏極端為共連，而其源極端為在一區(qū)段內的所有單元所共享。圖1揭示美國專 利公告第6515911號所描述常規(guī)的NOR型陣列圖，其每一存儲器單元位置通過一選擇的行 以及一選擇的列所決定，故選擇的行以及選擇的列的交會處即為存儲器單元的位置。每一 存儲器單元均包含有漏極端、源極端以及浮柵端，如常規(guī)技術所述，其源極端、漏極端以及 柵極端根據執(zhí)行讀取、編程或是擦除的操作來施加偏壓。非易失性存儲器其中之一的特征就是能夠將儲存于其內的數據進行群組擦除，而 擦除過程是唯一需要在源極端施加偏壓的過程，由于所有存儲器單元的源極端為共連，因 此單元可以被單獨的寫入或是讀取，但是必為同時地被擦除。特別是快閃存儲器，其擦除過程是經由多個個區(qū)段來完成，且所有源極端(線)共 連的存儲器單元必定同時被擦除。在非易失性存儲器陣列內，各區(qū)段可被組織成多個列或 多個行的型式。在列型的組織中，區(qū)段的大小由其包含的列的數量來決定，且此類存儲器裝 置的結構根據較佳的電路使用面積、效率以及可靠度來設計出適合的區(qū)段數量及大小。由于漏極應力(drain stress)的關系，通常單一位線是無法被所有的區(qū)段所共 用，因此，各區(qū)段均被配置包含有一多個行的特別群組，即為局部字線(localbit line)。區(qū) 域字線經由傳遞柵(pass gate)與獨立的主位線(main bit line)連接，各區(qū)段亦配置有 一傳遞晶體管的局部群組，其通常是位于位址區(qū)段內，且均保持關閉的狀態(tài)。因此，其他區(qū) 段的單元并不會透過漏極應力(drain stress)而互相影響。圖2同為美國專利公告第6515911號中揭示常規(guī)的電路圖，其為一非易失性存儲 器陣列的常規(guī)結構，且其區(qū)段被組織成列型。存儲器陣列中的列實際上是由多晶硅條所形 成，其與同為一列單元的所有柵極端互連。此結構包含有多個區(qū)段，且各區(qū)段均具有相關的 列解碼器，而全體行解碼器亦于此被提供。此類的結構會因為對每一區(qū)段提供一列解碼器 以及多個局部行解碼器來避免漏極應力的現象，而占據非常多的電路面積。圖3亦同為美國專利公告第6515911號中揭示常規(guī)的電路圖，其將非易失性存儲 器陣列組織為行型。在此結構中，所有區(qū)段內各列的行方向為共連，可使各位線的寄生電容 相對較低，由此在讀取存儲器內容時，提供較佳的助益。此外，列的解碼可為數個區(qū)段所共 用，可節(jié)省電路的面積。雖然此結構具有幾項優(yōu)點，但其主要缺點為每次在一單元定址時， 位于同一列上的其他單元亦會被施加偏壓，造成所謂的柵極應力(gate stress) 0
有鑒于常規(guī)結構的缺憾，美國專利公告第6515911號提出了一種階層式 (hierarchical)的列解碼方式，在其一實施例中，闡述了一種可實現列解碼的階層式方式 的電路裝置，并可應用于具有存儲器單元陣列且其區(qū)段組織成行型的非易失性半導體存儲 裝置。存儲器的每一區(qū)段均具有一區(qū)域字線的特定群組，其均獨立的與所有列共連區(qū)段 的主字線連接。在美國專利公告第6515911號中描述了一種三晶體管結構來實現階層式 (hierarchical)的列解碼。當驅動器周邊晶體管在設計時，因為必須要能夠承受后續(xù)偏壓的施加而無法與單 元尺寸成比例的縮小來降低其尺寸時，用于NOR結構列解碼器的字線驅動器設計顯得愈來 愈重要。因此，當單元尺寸縮小時，字線驅動器將占據整體電路中非常大的布局(layouy) 面積。盡管美國專利公告第6515911號所述的階層式(hierarchical)的列解碼方式具有 數項優(yōu)點，但亦會占據非常多受重視的面積，因此難以堪稱實用。有鑒于上述字線驅動器的缺憾，本發(fā)明人有感其未至臻完善，遂竭盡心智，悉心研 究克服，憑從事該項產業(yè)多年的經驗累積，進而研發(fā)出一種或非快閃存儲器的字線驅動器， 以達到縮小尺寸的功效。
發(fā)明內容
由是，本發(fā)明的主要目的，即在于提供一種或非快閃存儲器的字線驅動器，可達到 縮小尺寸的功效者。為達上述目的，本發(fā)明的技術實現如下本發(fā)明揭示一種非易失性存儲器裝置，包含一存儲器陣列，存儲器陣列具有若干 組成為多個區(qū)段的存儲器單元，且各區(qū)段具有一與多個局部字線組合的主字線。該各局 部字線分別經由一局部字線驅動電路與該主字線耦接，該局部字線驅動電路主要由第一 M0S(金屬氧化物半導體)晶體管以及第二M0S(金屬氧化物半導體)晶體管所組成，該第一 M0S(金屬氧化物半導體)晶體管耦接于其對應的該主字線以及該局部字線之間，且該第二 M0S (金屬氧化物半導體)晶體管耦接于其對應的該局部字線以及一第一偏壓端之間。為讓本發(fā)明的上述和其它目的、特征和優(yōu)點能更明顯易懂，下文特舉優(yōu)選實施例， 并配合附圖，作詳細說明如下。
圖1為美國專利公告第6515911號所描述常規(guī)的NOR型陣列圖。圖2為美國專利公告第6515911號中揭示常規(guī)的一電路圖。
圖3為美國專利公告第6515911號中揭示常規(guī)的一電路圖。圖4為本發(fā)明二晶體管字線驅動器的實施例圖。圖5為本發(fā)明二晶體管字線驅動器的另一實施例圖。圖6為本發(fā)明平行式快閃存儲器裝置的字線驅動器組織方塊圖。圖7為本發(fā)明串列式快閃存儲器裝置的字線驅動器組織方塊圖。圖8為平行式快閃存儲器單元陣列與串列式快閃存儲器單元陣列的比較圖。圖9為本發(fā)明施加偏壓的示意圖。附圖標記說明
10字線驅動器10A字線驅動器M1-M4 晶體管
具體實施例方式字線驅動器電路用以提升被選到字線的電壓至一目標電壓，亦可提供被選到單元 的位址的最后解碼，且每一字線均伴隨著有一字線驅動器電路。隨著布局以及工藝技術的 改進，存儲器陣列中的單元間距被布局得更加細窄，而當字線也愈來愈靠近的同時，字線驅 動器電路的尺寸亦可以隨之縮小。本發(fā)明字線驅動器的設計通過限制字線驅動器內的操作 元件數量來縮小其尺寸，而在本發(fā)明中所揭示的偏壓狀態(tài)為本發(fā)明的字線驅動器操作能力 的一例。圖8為平行式(parallel)快閃存儲器單元陣列與串列式(serial)快閃存儲器單 元陣列的比較圖，如圖所示在平行式(parallel)快閃存儲器單元陣列中，各區(qū)段并沒有 共用一 P阱，各區(qū)段通常被分成64千位元組(KB)個部份，且擦除過程經由區(qū)段來執(zhí)行。在 串列式(serial)快閃存儲器單元陣列中，其陣列被組織成多個區(qū)塊，每一區(qū)塊含有16個區(qū) 段，且每一區(qū)段具有4千位組(KB)的存儲器容量，而每一區(qū)塊內的各區(qū)段共用一 P阱，但與 其他區(qū)塊的P阱則并未共用。圖6為本發(fā)明平行式快閃存儲器裝置的字線驅動器組織方塊圖，如圖所示雖然 圖中僅顯示二區(qū)塊(0，1)，但眾所周知，一般平行式快閃存儲器包含有16個區(qū)段(8MB，即 800 萬位組)、32 個區(qū)段(16MB)、64 個區(qū)段(32MB)、128 (64MB)或是 256 個區(qū)段(128MB)， 且每一區(qū)段包含64千位元組(KB)的存儲器容量，并經由16條主字線(main word line) MWLn
施加偏壓。每一條主字線分別經由其對應的16個局部字線驅動器wldrv
而與16條局部字線(local word line) LWLn依序耦接，故每一區(qū)段均含有256條局部字線 LWLn
。圖7為本發(fā)明串列式快閃存儲器裝置的字線驅動器組織方塊圖，如圖所示雖然 圖中僅顯示二區(qū)塊(0，1)，但眾所周知，一般串列式快閃存儲器裝置包含有16個區(qū)塊，每一 區(qū)塊包含64千位組(KB)的存儲器容量，而區(qū)塊內的各區(qū)段分別經由其對應的16條主字線 MWLn
來進行存取的操作，且每一區(qū)段包含4千位組(KB)的存儲器容量。每一條主字 線分別經由其對應的16個局部字線驅動器wldrv
而與16條局部字線(local word line)LWLn依序耦接，故每一區(qū)塊均含有256條局部字線LWLn
。圖4與圖5為本發(fā)明利用兩個晶體管組成字線驅動器，并應用于非易失性或非型 快閃存儲器陣列區(qū)段組織成行型或其他型式的實施電路圖，如圖所示本發(fā)明的兩個晶體 管字線驅動器特別適合于連接存儲器陣列結構來使用，而此存儲器陣列的每一區(qū)段均包含 有一主字線以及多個局部字線，且各區(qū)段分別經由如圖4或圖5中的字線驅動器10、10A而 與主字線耦接。對NM0S單元的結構而言，在擦除過程中，P阱的偏壓會被拉升，而被選擇到的字線 會被施加負電壓。對串列式快閃存儲器而言，在進行區(qū)段擦除(同相對的區(qū)塊擦除)時，在 被選擇到區(qū)塊內的未被選擇區(qū)段，會經由被選擇到區(qū)段且與其共連的單元的P阱偏壓而遭 受擦除干擾，而本發(fā)明著重于降低此擦除干擾。
圖4揭示本發(fā)明兩個晶體管字線驅動器10的實施例圖，與常規(guī)技術很類似地，本 發(fā)明的每一局部字線包含2048個NOR(或非)單元。供每條局部字線使用的字線驅動器 10主要由兩個M0S晶體管M1、M2所組成，而多個局部字線分別共用一條由信號MWLn[m]施 加偏壓的主字線。晶體管Ml為PM0S晶體管，其源極端耦接信號MWLn[m]，其漏極端耦接至 NM0S晶體管M2的漏極端，且此耦接的漏極端可分別提供讀取、編程或是擦除偏壓LWLn[m] 至各局部字線。NM0S晶體管M2的源極端耦接于偏壓信號VNEG[n]，而NM0S晶體管M2與 PM0S晶體管Ml的本體(bulk)各自與其源極端耦接。晶體管Ml的柵極端接收控制信號 GMn [m]，而晶體管M2的柵極端接收控制信號GNn [m]。本發(fā)明實施例在編程期間時，未被選擇的局部字線被施加0V (伏特)的偏壓，甚至 是被施加負電壓，如-0. 5V或-1. 0V，用以降低未被選擇單元共用位線的漏電流機會。下列表中揭示當本發(fā)明字線驅動器10應用于平行式快閃存儲器的一區(qū)段一區(qū)段 擦除時的操作偏壓狀態(tài)，且存儲器的各區(qū)段并未共用P阱(參閱圖8)。下列表中揭示三種 偏壓狀態(tài)(a)局部字線LWL0
被讀取時，(b)局部字線LWL0
被編程時，以及(c)區(qū)段 0被擦除時。
下列表中揭示當本發(fā)明字線驅動器10應用于平行式快閃存儲器(如圖6)以及串 列式快閃存儲器(如圖7)的操作偏壓狀態(tài)。此外，下列表中的區(qū)塊擦除狀態(tài)可應用于串列 式快閃存儲器的區(qū)塊擦除或是平行式快閃存儲器的區(qū)段擦除，而區(qū)段擦除狀態(tài)則可應用于 串列式快閃存儲器的區(qū)段擦除。
上列二表揭示兩種被稱為編程-1以及編程_2的交替的編程狀態(tài)，軟編程狀 態(tài)亦被揭示。在局部字線LWL0
的編程期間，未被選擇的字線(LWL0[1:255]以及 LWLn
)被施加0V (接地)的偏壓(編程-1的狀態(tài))。在編程-2的狀態(tài)時，被選擇 到的區(qū)段0的局部字線LWL0 [1:255]被施加如-0. 5V或-1. 0V的負電壓，用以降低未被選 擇字線中共用位線單元的漏電流機會。對GM0
以及GN0
來說，“8V —0V”代表一開 始的8V用于傳遞-0. 5V至所有的字線，隨后變成0V則代表傳遞8V至被選擇到的字線，而 上述的狀態(tài)假設NM0S晶體管的的臨限電壓大于0. 5V而言。在上述表中，除了主字線MWL0[1:15]及其相關的局部字線LWL0[16255]的偏壓 外，串列式快閃存儲器的區(qū)塊擦除與串列式快閃存儲器的區(qū)段擦除所施加的偏壓均為相 同。在串列式快閃存儲器進行區(qū)段擦除的期間，未被選擇的區(qū)段于其字線上施加如2. 5V的 正電壓，用以降低擦除干擾，而NOR單元的P阱一般則會被施加6V到8V的電壓。字線上的 正偏壓可降低從P阱到未選擇字線的電壓降，因此可降低擦除干擾。眾所周知，軟編程具有在擦除過程的后修正過度擦除單元的功能，在軟編程的過 程中，字線電壓并不會被設定在8V，而是會被設定在0V或是如-0. 5V或-1. 0V的負電壓。由于在擦除以及當編程-2以及軟編程-1的偏壓狀態(tài)均利用負電壓信號VNEG，因 此NM0S晶體管M2最好為具有三阱(triple well)的NM0S晶體管，且此NM0S晶體管的本 體必需施被加最大的負偏壓。若欲使用一般的NM0S晶體管，則其本體必須為P型且其電位 為 VSS。此外，由于進行擦除時所施加的負電壓信號VNEG已經達到-7. 5V的電壓而使PM0S 晶體管Ml被施加-10V的電壓，因此可能會使PM0S晶體管Ml內的接合面或氧化層因為此 應力而造成損壞，故可于同一區(qū)段內的2組字線驅動器間耦接NM0S晶體管，使負電壓信號 VNEG經由此NM0S晶體管輸入后再傳輸至NM0S晶體管M2，隨后再傳輸至字線。如此一來， PM0S晶體管Ml僅需要施加0V的偏壓即可，避免因為施加過大的負電壓所造成的應力沖擊。圖5揭示本發(fā)明二晶體管字線驅動器10A應用于平行式快閃存儲器(如圖6)以 及串列式快閃存儲器(如圖7)的的實施例圖，如圖所示本發(fā)明供每條局部字線LWLn[m] 使用的字線驅動器10A主要由兩個M0S晶體管M3、M4所組成，其耦接于其各自的主字線 (MWLn[m])以及標示為VNEG[n]的端點之間。下列表中揭示圖5施加偏壓的狀態(tài)，此偏壓狀態(tài)可應用于使用本發(fā)明雙N0MS字 線驅動器10A的串列式以及平行式快閃存儲器陣列。此外，下列表中的區(qū)塊擦除狀態(tài)可應
9用于串列式快閃存儲器的區(qū)塊擦除或是平行式快閃存儲器的區(qū)段擦除，而區(qū)段擦除狀態(tài)則 可應用于串列式快閃存儲器的區(qū)段擦除。在此處編程的過程中，會將未被選擇的局部字線 (LWL0 [1:255]以及LWLnW:255])設定為0V或是如-05. V或-1. 0V的負電壓。
在圖9中，若快閃存儲器單元需要15V來進行擦除時，則串列式快閃存儲器中一區(qū) 段一區(qū)段的擦除(同相對的一區(qū)塊一區(qū)塊擦除)會對未被選擇的區(qū)段造成10V的接面偏壓 及5V的P阱干擾，而未被選擇區(qū)段的局部字線電壓則取決于接面偏壓以及P阱干擾之間的 關系。若單元僅需要低電壓即可進行擦除，接面偏壓造成的P阱干擾就會降低。若此為重 點，則單元的控制柵接與浮置柵極間的耦合因子愈高以及穿隧氧化層(tunnel oxide)的厚 度愈薄，擦除電壓則會愈低。這種方式亦適用于字線驅動器10、10A。
與常規(guī)利用三個或三個以上晶體管所組成的字線驅動器比較起來，本發(fā)明利用兩 個晶體管所組成的字線驅動器確實節(jié)省了非常大的布局面積。在編程期間，NM0S晶體管的 柵極端被施加10. 5V的偏壓GM0
，此偏壓大于主字線電壓MWL0
(通常為8V)，因此，全 部的主字線電壓均可以被傳遞至局部字線。NM0S晶體管M3的臨限電壓為Vth，局部字線 LWL0
會根據主字線的電壓而被施加最大為GM0
減去Vth的偏壓。若主字線電壓小于 此偏壓的最大值，則全部的電壓都可以被傳遞至局部字線。故偏壓GM0
必須至少是Vth 加MWL0
(主字線電壓)以上，但這對PM0S晶體管被選到用來傳遞電壓時，并沒有類似的 問題。PM0S晶體管的柵極端被施加-2V的負偏壓GM0
或是接地電壓，用以傳遞全部的主 字線電壓。在雙NM0S晶體管的實施例中，一分離的電壓電路用以提供一超過主字線電壓值 的電壓信號，但此電壓信號為一全體的信號。常規(guī)技術中亦揭露非常多種的電路來提供上 述的電壓信號，故于此不再詳述。就像其他高于VCC的電壓，此電壓信號可經由電荷泵以及 調整器電路來產生，如美國公告第5793679號專利以及美國公開第20050207236號專利均 是。顯然地，本發(fā)明的字線驅動器為被組織成具有NOR單元以及其他電路元件(包含 控制邏輯、位址解碼電路、列及行解碼器或一般其他類似的模塊)的集成電路。雖然本發(fā)明已以優(yōu)選實施例揭露如上，然其并非用以限定本發(fā)明，如本發(fā)明的字 線驅動器可用于串列式、平行式以及其他種類的非易失性存儲器，任何本領域的技術人員， 在不脫離本發(fā)明的精神和范圍內，當可作些許的更動與潤飾，因此本發(fā)明的保護范圍當視 后附的權利要求所界定者為準。
權利要求
一種NOR快閃存儲器包括具有多個存儲器單元的存儲器陣列，其中所述多個存儲器單元被組成為多個區(qū)段，每個區(qū)段具有多個局部字線、與該多個局部字線組合的主字線，以及多個僅有兩個晶體管的局部字線驅動器電路，所述多個局部字線的每個局部字線通過所述多個僅有兩個晶體管的局部字線驅動器電路中的一個被耦接到所述主字線，所述僅有兩個晶體管的局部字線驅動器電路的每個具有耦接在所述主字線和所述局部字線之間的第一MOS晶體管以及耦接在所述局部字線和第一偏壓端之間的第二MOS晶體管，其中在選擇的區(qū)段的編程操作過程中，所述第一偏壓端被設定在負電壓。
2.如權利要求1所述的NOR快閃存儲器，其中所述第一偏壓端與每個所述區(qū)段中的僅 有兩個晶體管的局部字線驅動器共連。
3.如權利要求1所述的NOR快閃存儲器，其中所述第二MOS晶體管是NMOS晶體管。
4.如權利要求3所述的NOR快閃存儲器，其中所述NMOS晶體管是具有三阱的晶體管。
5.如權利要求1所述的NOR快閃存儲器，其中所述第一MOS晶體管是PMOS晶體管。
6.如權利要求3所述的NOR快閃存儲器，其中所述第一MOS晶體管是NMOS晶體管。
7.如權利要求6所述的NOR快閃存儲器，其中所述NMOS晶體管是具有三阱的晶體管。
8.如權利要求1所述的NOR快閃存儲器，其中在擦除操作過程中，所述第一偏壓端被設 定為接地電勢。
9.如權利要求1所述的NOR快閃存儲器，其中在所述選擇的區(qū)段的編程操作過程中，所 述選擇的區(qū)段的僅有兩個晶體管的局部字線驅動器電路的晶體管被偏壓以使來自所述選 擇的區(qū)段的取消選擇的局部字線被施加所述負電壓。
10.如權利要求1所述的NOR快閃存儲器，其中所述晶體管被偏壓以使在擦除過程中， 非選擇的區(qū)段的局部字線被施加正電壓。
11.如權利要求1所述的NOR快閃存儲器，其中所述存儲器設備是SPI系列的快閃存儲 器設備。
12.如權利要求1所述的NOR快閃存儲器，其中所述第二MOS晶體管的主體端被電耦接 到所述第一偏壓端。
13.如權利要求1所述的NOR快閃存儲器，其中所述存儲器陣列是以多個存儲器塊組成 的NOR型的存儲器單元的系列的快閃陣列并且每個所述塊包含多個所述區(qū)段。
14.一種用于階層式的存儲器的僅有兩個晶體管的字線驅動器電路包括僅有兩個MOS的晶體管；將主字線耦接到多個局部字線的一個字線的所述僅有兩個 MOS的晶體管的第一 MOS晶體管，所述第一 MOS晶體管被選擇性地偏壓以使第一電壓從所 述主字線傳到所述一個局部字線；以及將所述一個局部字線耦接到偏壓端的所述僅有兩個 MOS的晶體管的第二MOS晶體管，所述第二MOS晶體管被選擇性地偏壓以使第二電壓從所述 偏壓端傳到所述一個局部字線，其中在編程操作過程中，所述偏壓端被設定在負電壓。
15.如權利要求14所述的僅有兩個晶體管的字線驅動器電路，其中所述第一和第二 MOS晶體管是NMOS晶體管。
16.如權利要求15所述的僅有兩個晶體管的字線驅動器電路，其中所述NMOS晶體管是 具有三阱的晶體管。
17.如權利要求16所述的僅有兩個晶體管的字線驅動器電路，其中所述第一偏壓端是 接地端。
18.如權利要求14所述的僅有兩個晶體管的字線驅動器電路，其中所述第一MOS晶體 管是PMOS晶體管并且所述第二 MOS晶體管是NMOS晶體管。
19.如權利要求14所述的僅有兩個晶體管的字線驅動器電路，其中在所述選擇的區(qū)段 的編程操作過程中，所述選擇的區(qū)段的僅有兩個晶體管的字線驅動器電路的晶體管被偏壓 以使來自所述選擇的區(qū)段的取消選擇的局部字線被施加所述負電壓。
20.如權利要求14所述的僅有兩個晶體管的字線驅動器電路，其中所述晶體管被偏壓 以使在所述擦除過程中，非選擇的區(qū)段的局部字線被施加正電壓。
21.如權利要求14所述的僅有兩個晶體管的字線驅動器電路，其中所述第二MOS晶體 管的主體端被電耦接到所述第一偏壓端。
全文摘要
本發(fā)明揭示一種或非快閃存儲器的字線驅動器，其與存儲器陣列耦接，存儲器陣列具有若干組成為多個區(qū)段的存儲器單元，且各區(qū)段具有與多個局部字線組合的主字線。該各局部字線分別經由局部字線驅動電路與該主字線耦接，該局部字線驅動電路主要由一第一MOS(金屬氧化物半導體)晶體管以及第二MOS(金屬氧化物半導體)晶體管所組成，該第一MOS(金屬氧化物半導體)晶體管耦接于其對應的該主字線以及該局部字線之間，且該第二MOS(金屬氧化物半導體)晶體管耦接于其對應的該局部字線以及第一偏壓端之間。
文檔編號G11C16/02GK101853700SQ20101019323
公開日2010年10月6日 申請日期2007年3月13日 優(yōu)先權日2007年3月13日
發(fā)明者林揚杰, 郭忠山, 陳宗仁 申請人:莫斯艾得科技有限公司