專利名稱：一種減少讀取干擾的靜態(tài)隨機(jī)存儲器的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種半導(dǎo)體器件，尤其涉及一種減少讀取干擾的靜態(tài)隨機(jī)存儲器。
技術(shù)背景
集成電路之內(nèi)的元件密度可以利用縮減空間的集成電路設(shè)計(jì)(reducedgeometry integrated circuit designs)原則，來增加集成電路的性能以及降低其實(shí)際成本。包含 Flash、SRAM(靜態(tài)隨機(jī)存取存儲器)、OUM、EEPROM、FRAM、MRAM等的現(xiàn)代集成電路存儲器件 都是利用此存數(shù)單元(memory cell)的原則的明顯實(shí)例。集成電路存儲器件內(nèi)的密度正 持續(xù)地增加，而與之伴隨的是這類器件的單位存儲成本的相應(yīng)降低。密度的增加是利用在 器件內(nèi)制作較小的結(jié)構(gòu)，以及利用縮減元件之間或構(gòu)成元件的結(jié)構(gòu)之間的分隔空間而完成 的。通常，這類較小尺寸的設(shè)計(jì)準(zhǔn)則(design rules)會伴隨有布局，設(shè)計(jì)以及構(gòu)造的修正， 當(dāng)使用這類較小尺寸的設(shè)計(jì)準(zhǔn)則時，這些修正改變要通過縮減元件的大小才能實(shí)現(xiàn)，而且 還要維持器件性能。作為一種實(shí)例，在多種現(xiàn)有的集成電路之中其操作電壓的降低，是由于 諸如縮減柵極氧化物厚度，以及增進(jìn)微影程序控制上的誤差才可能完成的。另一方面，縮減 尺寸的設(shè)計(jì)準(zhǔn)則也使得降低操作電壓變成必要，以便小尺寸元件若以已有的較高操作電壓 操作時，得以限制所會產(chǎn)生的熱載流子(hot carriers)。第一代SRAM模塊采用大尺寸DIP 封裝，該封裝具有一定的高度，因?yàn)殡姵睾蚏AM芯片疊放于DIP封裝之中。DIP封裝的優(yōu)點(diǎn) 在于器件可以插入DIP插座，方便替換和存儲，或從一個印制板轉(zhuǎn)移到另一個。雖然這些優(yōu) 點(diǎn)至今仍非常有用，但相比之下，更有必要發(fā)展表面貼裝技術(shù)，以及將工作電壓由5V變?yōu)?3. 3V。第二代SRAM模塊采用兩片式方案——PowerCap模塊(PCM)，即由直接焊接到印刷板 的基座(包含SRAM)以及PowerCap (也就是鋰電池)兩部分組成。與DIP模塊相比，這類 器件具有兩個主要優(yōu)點(diǎn)它們采用表面貼裝，并且具有標(biāo)準(zhǔn)引腳配置。換句話說，無論多大 容量的SRAM，其封裝和引腳數(shù)是相同的。因此，設(shè)計(jì)人員可以加大系統(tǒng)存儲容量，而無須擔(dān) 心需要改變PCB布局。電池更換起來也很容易。第三代也就是最新的SRAM模塊，它不但解 決了先前產(chǎn)品所存在的問題，同時增加了更多功能。這類新型SRAM是單片BGA模塊，內(nèi)置 可充電鋰電池。和PCM—樣，采用這種封裝形式的所有SRAM無論其容量大小，封裝尺寸和 引腳配置都是相同的。此類模塊采用表面貼裝，并且是單片器件。因此設(shè)計(jì)更加堅(jiān)固可靠， 較上一代器件可承受更強(qiáng)的機(jī)械震動。由于電池是可充電的，因此數(shù)據(jù)保存時間的概念有 了另外一層含義。用等效使用壽命一詞來描述更為恰當(dāng)，這類器件等效使用壽命可高達(dá)200 年。另外，這種模塊能承受+230°C的回流焊溫度，而提供的無鉛封裝器件可承受+260°C的 溫度。
單元面積和單元穩(wěn)定性是SRAM設(shè)計(jì)的兩個重要方面。單元面積在很大程度上決 定了存儲器芯片的尺寸；單元穩(wěn)定性決定了存儲器的數(shù)據(jù)可靠性，這里所述的穩(wěn)定性包括 讀取穩(wěn)定性和寫入穩(wěn)定性。SRAM的主流單元結(jié)構(gòu)包含6個MOS晶體管，其構(gòu)成可以是全 CMOS平面結(jié)構(gòu)，也可以是疊層式三維結(jié)構(gòu)。請參考圖1，圖1是現(xiàn)有技術(shù)中六晶體管的SRAM 的結(jié)構(gòu)示意圖，圖中，所述SRAM由六個晶體管構(gòu)成，所述六個晶體管中，包括四個NMOS管m、N2、N3、N4和兩個PMOS管Pl和P2，其中第一 PMOS管P1、第一 NMOS管附和第二 PMOS管 P2、第二 NMOS管N2組成兩個COMS倒相器，交叉耦合形成雙穩(wěn)態(tài)觸發(fā)器；選通管第三NMOS 管N3、第四NMOS管N4提供數(shù)據(jù)輸入和輸出的途徑和控制；圖中BL、iI為位線控制信號，WL 為該單元的字線，在讀取操作中，Vl電壓增加時，就可能會引起當(dāng)前鎖定狀態(tài)的改變。而當(dāng) CMOS技術(shù)進(jìn)入超深亞微米之后，三維SRAM的穩(wěn)定性變差，尤其是讀取狀態(tài)的穩(wěn)定性變差， 其主要原因是2個PMOS負(fù)載管是由非對準(zhǔn)的背柵工藝技術(shù)制造的，當(dāng)對存儲器內(nèi)的同一個 區(qū)塊所儲存的資料進(jìn)行多次讀取時，例如十萬至百萬次間的讀取次數(shù)，很有可能會發(fā)生所 讀取的資料是錯誤的，甚至此被多次讀取區(qū)塊內(nèi)所存儲的資料會發(fā)生異?；蜻z失。而此類 現(xiàn)象以本發(fā)明領(lǐng)域具有通常知識者慣稱為“讀取干擾”(read-disturb)，也因有著這樣的現(xiàn) 象存在著，無不驅(qū)使各家廠商必須發(fā)展出防止讀取干擾的技術(shù)，借以來有效地抑制讀取干 擾發(fā)生的幾率。請參考圖2，圖2是現(xiàn)有技術(shù)中改進(jìn)的靜態(tài)隨機(jī)存儲器的結(jié)構(gòu)示意圖，圖2 中的SRAM比圖1中SRAM增加了兩個NMOS管N6和N7，當(dāng)要對存儲期內(nèi)的一區(qū)塊所存儲的 資料進(jìn)行讀取時，將會使用額外增加的兩個NMOS管，從而避免在讀取的過程中產(chǎn)生讀取干 擾，保證讀取的準(zhǔn)確性，然而，原本SRAM的缺點(diǎn)便是集成度低，功耗較大，相同的容量體積 較大，增加了兩個NMOS管，勢必會很大程度上增加SRAM的體積，不利于提高SRAM的使用效 率。發(fā)明內(nèi)容
本發(fā)明要解決的技術(shù)問題是提供一種靜態(tài)隨機(jī)存儲器，解決靜態(tài)隨機(jī)存儲器在讀 取時候容易發(fā)生讀取干擾的問題。
為了實(shí)現(xiàn)上述目的，本發(fā)明提出一種減少讀取干擾的靜態(tài)隨機(jī)存儲器，包括第一 CMOS倒相器，由第一匪OS管和第二 PMOS管組成；第二 CMOS倒相器，由第二匪OS管和第二 PMOS管組成，所述第一 CMOS倒相器和所述第二 CMOS倒相器交叉耦合形成雙穩(wěn)態(tài)觸發(fā)器； 第三NMOS管，所述第三NMOS管的源極和所述第一 PMOS管的漏極、所述第一 NMOS管的源極 均相連；第四NMOS管，所述第四NMOS管的源極和所述第二 PMOS管的漏極、所述第二 NMOS 管的源極均相連；所述靜態(tài)隨機(jī)存儲器還包括第五NMOS管，所述第五NMOS管的源極和所述第一 NMOS管的漏極相連，所述第五NMOS管的漏極連接低電平。
可選的，所述第-- PMOS !管的源極和所述第二二 PMOS !管的源極相連。
可選的，所述第-- PMOS !管的源極和所述第二二 PMOS!管的源極均連接高電平。
可選的，所述第三三 MOS ,f的源極和所述第二.PMOS ,f的柵極相連。
可選的，所述第三三 MOS ,f的源極和所述第二.匪OS ,f的柵極相連。
可選的，所述第二PMOS !管的漏極和所述第二二 匪OS !管的源極相連。
可選的，所述第二二匪OS !管的漏極連接低電平。
本發(fā)明一種減少讀取干擾的靜態(tài)隨機(jī)存儲器的有益技術(shù)效果為本發(fā)明在靜態(tài)隨機(jī)存儲器中加入第五NMOS管，在執(zhí)行讀取任務(wù)時將第五NMOS管關(guān)閉，從而避免了讀取干擾 現(xiàn)象的發(fā)生，提高了靜態(tài)隨機(jī)存儲器讀取狀態(tài)的穩(wěn)定性。


圖1是現(xiàn)有技術(shù)靜態(tài)隨機(jī)存儲器的結(jié)構(gòu)示意圖。4
圖2是現(xiàn)有技術(shù)中改進(jìn)的靜態(tài)隨機(jī)存儲器的結(jié)構(gòu)示意圖。
圖3是本發(fā)明一種減少讀取干擾的靜態(tài)隨機(jī)存儲器的結(jié)構(gòu)示意圖。
圖4是本發(fā)明一種減少讀取干擾的靜態(tài)隨機(jī)存儲器的操作表格。
圖5是本發(fā)明一種減少讀取干擾的靜態(tài)隨機(jī)存儲器的第一實(shí)施例分析圖表。
圖6是本發(fā)明一種減少讀取干擾的靜態(tài)隨機(jī)存儲器的第二實(shí)施例分析圖表。
具體實(shí)施方式
以下結(jié)合附圖和具體實(shí)施方式
對本發(fā)明作進(jìn)一步的詳細(xì)說明。
請參考圖3，圖3是本發(fā)明一種減少讀取干擾的靜態(tài)隨機(jī)存儲器，該靜態(tài)隨機(jī)存儲 器是在現(xiàn)有的六晶體管的靜態(tài)隨機(jī)存儲器的基礎(chǔ)上增加了一個NMOS管，現(xiàn)有的SRAM由六 個晶體管構(gòu)成，所述六個晶體管中，包括四個NMOS管附、N2、N3、N4和兩個PMOS管P1和P2， 其中第一 PMOS管P1、第一匪OS管附和第二 PMOS管P2、第二匪OS管N2組成兩個COMS倒 相器，交叉耦合形成雙穩(wěn)態(tài)觸發(fā)器，第一 CMOS倒相器，由第一 NMOS管和第二 PMOS管組成； 第二 CMOS倒相器，由第二匪OS管和第二 PMOS管組成；選通管第三匪OS管N3、第四NMOS管 N4提供數(shù)據(jù)輸入和輸出的途徑和控制，所述第三NMOS管的源極和所述第一 PMOS管的漏極、 所述第一 NMOS管的源極均相連，所述第四NMOS管的源極和所述第二 PMOS管的漏極、所述 第二 NMOS管的源極均相連；圖3中BL、gI為位線控制信號，WL為該單元的字線，所述靜態(tài) 隨機(jī)存儲器還包括第五NMOS管，所述第五NMOS管的源極和所述第一 NMOS管的漏極相連， 所述第五NMOS管的漏極連接低電平。
本發(fā)明SRAM存儲單元的工作原理是當(dāng)字線控制信號WL為高電平時，選通管第三 匪OS管Mn3、第四匪OS管Mn4導(dǎo)通，由第一 PMOS管Mpl、第一匪OS管Mnl和第二 PMOS管Mp2、第 二 NMOS管Mn2組成的交叉耦合觸發(fā)器可從位線BL、 輸出或輸入信號，當(dāng)使用第二 NMOS管 和第四NMOS管進(jìn)行讀取操作時，關(guān)閉第五NMOS管，截?cái)嘣摼€路的電流，從而避免了讀取干 擾的發(fā)生，提高了靜態(tài)隨機(jī)存儲器讀取狀態(tài)的穩(wěn)定性。所述第五NMOS管的源極和所述第一 PMOS管的源極或者漏極相連，關(guān)于源極和漏極的連接，實(shí)際使用時，也是可以互換使用的。
讀出的信號經(jīng)過靈敏放大器后輸出，晶體管構(gòu)成的放大器要做到不失真地將信號 電壓放大，就必須保證晶體管的發(fā)射結(jié)正偏、集電結(jié)反偏，即應(yīng)該設(shè)置它的工作點(diǎn)。所謂工 作點(diǎn)就是通過外部電路的設(shè)置使晶體管的基極、發(fā)射極和集電極處于所要求的電位(可根 據(jù)計(jì)算獲得)。這些外部電路就稱為偏置電路(可理解為，設(shè)置PN結(jié)正、反偏的電路)，偏 置電路向晶體管提供的電流就稱為偏置電流。以常用的共射放大電路說吧，主流是從發(fā)射 極到集電極的IC，偏流就是從發(fā)射極到基極的ΙΒ，相對與主電路而言，為基極提供電流的 電路就是所謂的偏置電路。
接著，請參考圖4，圖4是本發(fā)明一種減少讀取干擾的靜態(tài)隨機(jī)存儲器的操作表 格，在進(jìn)行讀取操作時，圖3中RWL上的信號為“1”，對RBL繼續(xù)預(yù)充電，WL上的信號為“0”， BL上無操作，WLx上的信號為“0” ；在進(jìn)行寫入操作時，圖3中RWL上的信號為“1”，RBL上 的信號為“ 0，，或者“ 1 ”，WL上的信號為“ 1 ”，BL上的信號為“ 0 ”或“ 1 ”，WLx上的信號為“ 1 ” ； 存儲器進(jìn)行狀態(tài)保持時，圖3中RWL上的信號為“0”，RBL上的信號為“1”，WL上的信號為 “0”，BL上的信號為“1”，WLx上的信號為“1”。
請參考圖5，圖5是本發(fā)明一種減少讀取干擾的靜態(tài)隨機(jī)存儲器的第一實(shí)施例分析圖表，圖5中，初始條件為點(diǎn)1(參見圖3)處的電壓(圖5中曲線C)為“0V”，即信號為 “0”，點(diǎn)2 (參見圖3)處的電壓(圖5中曲線D)為“1.2V”，即信號為“1”，在Ins至大概4. 4ns 之間，WLx上的信號(圖5中曲線A)為“0”，RWL上的信號(圖中曲線B)為“1”。最后，請 參考圖6，圖6是本發(fā)明一種減少讀取干擾的靜態(tài)隨機(jī)存儲器的第二實(shí)施例分析圖表，圖 6中，初始條件為點(diǎn)1(參見圖3)處的電壓(圖6中曲線C)為“1.2V”，即信號為“1”，點(diǎn) 2(參見圖3)處的電壓(圖6中曲線D)為“0V”，即信號為“0”，在Ins至大概4. 4ns之間， WLx上的信號(圖6中曲線A)為“0”，RWL上的信號(圖6中曲線B)為“1”。上述兩種情 況均是在讀取操作情況下發(fā)生，WLx上的信號均為“0”，即在讀取過程中，使用第二 NMOS管 和第四NMOS管進(jìn)行讀取操作時，關(guān)閉第五NMOS管，截?cái)嘣摼€路的電流，從而避免了讀取干 擾的發(fā)生。
雖然本發(fā)明已以較佳實(shí)施例揭露如上，然其并非用以限定本發(fā)明。本發(fā)明所述技 術(shù)領(lǐng)域中具有通常知識者，在不脫離本發(fā)明的精神和范圍內(nèi)，當(dāng)可作各種的更動與潤飾。因 此，本發(fā)明的保護(hù)范圍當(dāng)視權(quán)利要求書所界定者為準(zhǔn)。
權(quán)利要求
1.一種減少讀取干擾的靜態(tài)隨機(jī)存儲器，包括第一 CMOS倒相器，由第一 NMOS管和第二 PMOS管組成；第二 CMOS倒相器，由第二 NMOS管和第二 PMOS管組成，所述第一 CMOS倒相器和所述第 二 CMOS倒相器交叉耦合形成雙穩(wěn)態(tài)觸發(fā)器；第三NMOS管，所述第三NMOS管的源極和所述第一 PMOS管的漏極、所述第一 NMOS管的 源極均相連；第四NMOS管，所述第四NMOS管的源極和所述第二 PMOS管的漏極、所述第二 NMOS管的 源極均相連；其特征在于所述靜態(tài)隨機(jī)存儲器還包括第五NMOS管，所述第五NMOS管的源極和所述第一 NMOS管 的漏極相連，所述第五NMOS管的漏極連接低電平。
2.根據(jù)權(quán)利要求1所述的減少讀取干擾的靜態(tài)隨機(jī)存儲器，其特征在于所述第一 PMOS管的源極和所述第二 PMOS管的源極相連。
3.根據(jù)權(quán)利要求1或2所述的減少讀取干擾的靜態(tài)隨機(jī)存儲器，其特征在于所述第 一 PMOS管的源極和所述第二 PMOS管的源極均連接高電平。
4.根據(jù)權(quán)利要求1所述的減少讀取干擾的靜態(tài)隨機(jī)存儲器，其特征在于所述第三MOS 管的源極和所述第二 PMOS管的柵極相連。
5.根據(jù)權(quán)利要求1所述的減少讀取干擾的靜態(tài)隨機(jī)存儲器，其特征在于所述第三MOS 管的源極和所述第二 NMOS管的柵極相連。
6.根據(jù)權(quán)利要求1所述的減少讀取干擾的靜態(tài)隨機(jī)存儲器，其特征在于所述第二 PMOS管的漏極和所述第二 NMOS管的源極相連。
7.根據(jù)權(quán)利要求1所述的減少讀取干擾的靜態(tài)隨機(jī)存儲器，其特征在于所述第二 NMOS管的漏極連接低電平。
全文摘要
本發(fā)明提供了一種減少讀取干擾的靜態(tài)隨機(jī)存儲器，包括第一NMOS管、第二NMOS管、第三NMOS管、第四NMOS管、第一PMOS管和第二PMOS管，其中所述第一PMOS管、所述第一NMOS管和所述第二PMOS管、所述第二NMOS管組成兩個COMS倒相器，交叉耦合形成雙穩(wěn)態(tài)觸發(fā)器，所述第三NMOS管的源極和所述第一PMOS管的漏極、所述第一NMOS管的源極均相連，所述第四NMOS管的源極和所述第二PMOS管的漏極、所述第二NMOS管的源極均相連；所述靜態(tài)隨機(jī)存儲器還包括第五NMOS管，所述第五NMOS管的源極和所述第一NMOS管的漏極相連，所述第五NMOS管的漏極連接低電平。本發(fā)明在靜態(tài)隨機(jī)存儲器中加入第五NMOS管，在執(zhí)行讀取任務(wù)時將第五NMOS管關(guān)閉，從而避免了讀取干擾現(xiàn)象的發(fā)生，提高了靜態(tài)隨機(jī)存儲器讀取狀態(tài)的穩(wěn)定性。
文檔編號G11C11/413GK102034531SQ20101018737
公開日2011年4月27日 申請日期2010年5月28日 優(yōu)先權(quán)日2010年5月28日
發(fā)明者胡劍 申請人:上海宏力半導(dǎo)體制造有限公司