專利名稱：一種雙端sram單元的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及集成電路技術(shù)領(lǐng)域，尤其涉及一種可有效降低芯片面積的雙端SRAM單元。
背景技術(shù)：
由于數(shù)字集成電路的功能越來(lái)越復(fù)雜，規(guī)模越來(lái)越大，片上集成的存儲(chǔ)器已成為 數(shù)字系統(tǒng)中非常重要的組成部分。嵌入式靜態(tài)隨機(jī)存取存儲(chǔ)器(StaticRandom Access Memory, SRAM)以其低功耗、高速的優(yōu)點(diǎn)而成為片上存儲(chǔ)器中不可或缺的重要組成部分。 SRAM只要為其供電即可保存數(shù)據(jù)，無(wú)需不斷對(duì)其進(jìn)行刷新。SRAM整體結(jié)構(gòu)可以劃分為存儲(chǔ)體陣列與外圍電路兩部分。其中，存儲(chǔ)體陣列由預(yù) 充電電路和存儲(chǔ)單元陣列組成；外圍電路由行列地址譯碼器、讀寫控制單元、輸入數(shù)據(jù)處理 單元以及靈敏放大器組成，它們分別實(shí)現(xiàn)對(duì)存儲(chǔ)單元尋址、數(shù)據(jù)寫入、讀出等操作。在SRAM 中，存儲(chǔ)單元是其最基本、最重要的組成部分，SRAM單元一般為快速?gòu)钠渥x出和向其寫入的 位提供存儲(chǔ)器存儲(chǔ)，SRAM單元的面積占據(jù)了整個(gè)集成電路芯片面積的大部分。SRAM單元的 性能，包括讀取速度、功耗和面積對(duì)整個(gè)數(shù)字電路的性能有著決定性的影響。單元面積和單元穩(wěn)定性是SRAM設(shè)計(jì)的兩個(gè)重要方面。單元面積在很大程度上決 定了存儲(chǔ)器芯片的尺寸；單元穩(wěn)定性決定了存儲(chǔ)器的數(shù)據(jù)可靠性，這里所述的穩(wěn)定性包括 讀取穩(wěn)定性和寫入穩(wěn)定性。SRAM的主流單元為六晶體管單元(6T)，其構(gòu)成可以是全CMOS平面結(jié)構(gòu)，也可以是 疊層式三維結(jié)構(gòu)。請(qǐng)參考圖1，圖1是現(xiàn)有技術(shù)中6T SRAM單元的結(jié)構(gòu)示意圖，如圖1所示，所述6T SRAM單元100包括兩個(gè)相同且交叉耦合的反相器102和104，反相器102和104形 成鎖存電路，如一個(gè)反相器的輸出與另一個(gè)反相器的輸入相連。該鎖存電路連接在電源和 地之間。每個(gè)反相器102或反相器104都包含NMOS下拉晶體管附或N2，和PMOS上拉晶 體管Pl或P2。該反相器的輸出作為兩個(gè)存儲(chǔ)節(jié)點(diǎn)Ql和Q2，當(dāng)下拉一個(gè)存儲(chǔ)節(jié)點(diǎn)至低電壓 時(shí)，則另一個(gè)存儲(chǔ)節(jié)點(diǎn)被上拉至高電壓?；パa(bǔ)位線對(duì)BL和分別通過(guò)一對(duì)傳輸門晶體管 N3和N4耦合至存儲(chǔ)節(jié)點(diǎn)對(duì)Ql和Q2上。通常字線WL與該傳輸門晶體管N3和N4的柵極相 連。當(dāng)將字線電壓切換到系統(tǒng)高電壓或Vdd時(shí)，傳輸門晶體管N3和N4被開啟以允許分別 通過(guò)位線對(duì)BL和gl對(duì)存儲(chǔ)節(jié)點(diǎn)Ql和Q2進(jìn)行存取。當(dāng)字線電壓切換到系統(tǒng)低電壓或Vss 時(shí)，傳輸門晶體管Ν3和Ν4被關(guān)閉，存儲(chǔ)節(jié)點(diǎn)Ql和Q2與位線基本隔離，但是仍然會(huì)有一些 泄露發(fā)生。不過(guò)只要維持Vdd在門限值之上，存儲(chǔ)節(jié)點(diǎn)Ql和Q2的狀態(tài)就能夠一直維持。然而，現(xiàn)有的6Τ SRAM單元為單端元件，即6Τ SRAM單元進(jìn)行讀取和寫入操作時(shí)都 通過(guò)傳輸門晶體管Ν3和Ν4進(jìn)行，從而導(dǎo)致在同一時(shí)序中，現(xiàn)有的6Τ SRAM單元只能進(jìn)行讀 取或?qū)懭氩僮?，不能同時(shí)進(jìn)行該兩項(xiàng)操作，使得6TSRAM單元的讀取速度較慢。為了提高SRAM單元的讀取速度，雙端SRAM單元應(yīng)運(yùn)而生，請(qǐng)參考圖2，圖2為現(xiàn)有 的雙端8Τ SRAM單元的結(jié)構(gòu)示意圖，如圖2所示，現(xiàn)有的雙端8TSRAM單元200在6Τ SRAM單 元100的基礎(chǔ)上增加了一對(duì)傳輸門晶體管Ν5和Ν6。從而，第一對(duì)傳輸門晶體管Ν3和Ν4作為讀取用傳輸門，第二對(duì)傳輸門晶體管N5和N6作為寫入用傳輸門?；パa(bǔ)位線對(duì)BL1和Si； 通過(guò)第一對(duì)傳輸門晶體管N3和N4耦合至存儲(chǔ)節(jié)點(diǎn)對(duì)Ql和Q2上，互補(bǔ)位線對(duì)BL2和 Γ；通 過(guò)第二對(duì)傳輸門晶體管Ν5和Ν6耦合至存儲(chǔ)節(jié)點(diǎn)對(duì)Ql和Q2上。第一字線WLl與第一對(duì)傳 輸門晶體管Ν3和Ν4的柵極相連，第二字線WL2與第二對(duì)傳輸門晶體管Ν5和Ν6的柵極相 連。通過(guò)這一改進(jìn)之后，在同一時(shí)序內(nèi)，雙端8Τ SRAM單元可通過(guò)第一對(duì)傳輸門晶體管Ν3 和Ν4進(jìn)行讀取操作，并同時(shí)通過(guò)第二對(duì)傳輸門晶體管Ν5和Ν6進(jìn)行寫入操作，從而大大提 高了 SRAM單元的讀取速度。然而，為了保證讀取操作的可靠性，即保證存儲(chǔ)節(jié)點(diǎn)Ql和Q2狀態(tài)的穩(wěn)定性，現(xiàn)有的雙端8Τ SRAM單元中的NMOS下拉晶體管附和Ν2的寬度要很大，保證NMOS下拉晶體管 Nl和Ν2的漏電流足夠大，從而更易保持存儲(chǔ)狀態(tài)，使得存儲(chǔ)器性能的穩(wěn)定性得到提高。但 是這樣將導(dǎo)致雙端8Τ SRAM單元的面積增大，不利于集成電路集成度的提高。因此，在保證SRAM單元的讀取速度與穩(wěn)定性的前提下，如何減小SRAM單元的面積 已成為業(yè)界亟待解決的技術(shù)問(wèn)題。

發(fā)明內(nèi)容
本發(fā)明的目的在于提供一種雙端SRAM單元，以解決現(xiàn)有的雙端8Τ SRAM單元的面 積太大，不利于提高集成電路集成度的問(wèn)題。為解決上述問(wèn)題，本發(fā)明提出一種雙端SRAM單元，該雙端SRAM單元包括CMOS反相器，所述CMOS反相器連接在正電源電壓和電源地之間；第一PMOS晶體管，所述第一PMOS晶體管的源極接正電源電壓，其柵極與所述CMOS 反相器的輸出端相連，其漏極與所述CMOS反相器的輸入端相連；第一電阻，所述第一電阻的一端與所述第一 PMOS晶體管的漏極相連，其另一端接 電源地；第一傳輸晶體管，所述第一傳輸晶體管的源極/漏極與所述第一 PMOS晶體管的漏 極相連，其漏極/源極與第一位線相連，其柵極與第一字線相連；以及第二傳輸晶體管，所述第二傳輸晶體管的源極/漏極與所述CMOS反相器的輸出端 相連，其漏極/源極與第二位線相連，其柵極與第二字線相連?？蛇x的，所述第一傳輸晶體管為NMOS晶體管?？蛇x的，所述第二傳輸晶體管為NMOS晶體管。可選的，所述第一位線為寫入位線，所述第一字線為寫入字線?？蛇x的，所述第二位線為讀取位線，所述第二字線為讀取字線?？蛇x的，所述第一傳輸晶體管導(dǎo)通后的阻值為第二電阻，所述第一傳輸晶體管關(guān) 閉后的阻值為第三電阻，所述第一電阻比所述第二電阻大2至3個(gè)數(shù)量級(jí)，且比所述第三電 阻小2至3個(gè)數(shù)量級(jí)。本發(fā)明由于采用了上述的技術(shù)方案，使之與現(xiàn)有技術(shù)相比，具有以下的優(yōu)點(diǎn)和積 極效果1、與傳統(tǒng)的6T SRAM單元相比，本發(fā)明提供的雙端SRAM單元為讀寫分開的雙端結(jié) 構(gòu)，從而避免了讀取干擾；2、與傳統(tǒng)的8T SRAM單元相比，本發(fā)明提供的雙端SRAM單元的晶體管數(shù)量少，節(jié)約了 SRAM單元的面積，并且本發(fā)明采用第一電阻代替下拉晶體管，從而進(jìn)一步節(jié)約了面 積。


圖1為現(xiàn)有技術(shù)中6T SRAM單元的結(jié)構(gòu)示意圖；圖2為現(xiàn)有的雙端8T SRAM單元的結(jié)構(gòu)示意圖；圖3為本發(fā)明實(shí)施例提供的雙端SRAM單元的結(jié)構(gòu)示意圖。
具體實(shí)施例方式以下結(jié)合附圖和具體實(shí)施例對(duì)本發(fā)明提出的雙端SRAM單元作進(jìn)一步詳細(xì)說(shuō)明。 根據(jù)下面說(shuō)明和權(quán)利要求書，本發(fā)明的優(yōu)點(diǎn)和特征將更清楚。需說(shuō)明的是，附圖均采用非常 簡(jiǎn)化的形式且均使用非精準(zhǔn)的比率，僅用以方便、明晰地輔助說(shuō)明本發(fā)明實(shí)施例的目的。本發(fā)明的核心思想在于，提供一種雙端SRAM單元，所述雙端SRAM單元包括CMOS 反相器、與所述CMOS反相器相連的第一 PMOS晶體管、與所述第一 PMOS晶體管相連的第一 電阻、與所述第一 PMOS晶體管相連的第一傳輸晶體管以及與所述CMOS反相器相連的第二 傳輸晶體管，所述第一傳輸晶體管作為寫入操作傳輸晶體管，所述第二傳輸晶體管作為讀 取操作傳輸晶體管，由于本發(fā)明提供的雙端SRAM單元僅包含5個(gè)晶體管，因而大大節(jié)約了 雙端SRAM單元的面積。請(qǐng)參考圖3，圖3為本發(fā)明實(shí)施例提供的雙端SRAM單元的結(jié)構(gòu)示意圖，如圖3所 示，該雙端SRAM單元300包括CMOS反相器301，所述CMOS反相器301連接在正電源電壓Vdd和電源地Vss之 間；第一 PMOS晶體管Ml，所述第一 PMOS晶體管Ml的源極接正電源電壓Vdd，其柵極 與所述CMOS反相器301的輸出端相連，其漏極與所述CMOS反相器301的輸入端相連；第一電阻Rl，所述第一電阻Rl的一端與所述第一 PMOS晶體管Ml的漏極相連，其 另一端接電源地Vss;第一傳輸晶體管M3，所述第一傳輸晶體管M3的源極與所述第一 PMOS晶體管Ml的 漏極相連，其漏極與第一位線WBL相連，其柵極與第一字線WffL相連；以及第二傳輸晶體管M5，所述第二傳輸晶體管M5的源極與所述CMOS反相器301的輸 出端相連，其漏極與第二位線RBL相連，其柵極與第二字線RWL相連。其中，所述CMOS反相器301包括第二 PMOS晶體管M2及第四NMOS晶體管M4 ；所 述第一 PMOS晶體管Ml的漏極作為該雙端SRAM單元300的第一存儲(chǔ)節(jié)點(diǎn)A，所述CMOS反相 器301的輸出端作為該雙端SRAM單元300的第二存儲(chǔ)節(jié)點(diǎn)B。進(jìn)一步地，所述第一傳輸晶體管M3為NMOS晶體管，所述第二傳輸晶體管M5為 NMOS晶體管。進(jìn)一步地，所述第一位線WBL為寫入位線，所述第一字線WffL為寫入字線。進(jìn)一步地，所述第二位線RBL為讀取位線，所述第二字線RWL為讀取字線。進(jìn)一步地，所述第一傳輸晶體管M3導(dǎo)通后的阻值為第二電阻，所述第一傳輸晶體管M3關(guān)閉后的阻值為第三電阻，所述第一電阻Rl比所述第二電阻大2至3個(gè)數(shù)量級(jí)，且比所述第三電阻小2至3個(gè)數(shù)量級(jí)。在本發(fā)明的一個(gè)具體實(shí)施例中，所述第一傳輸晶體管M3的源極與所述第一 PMOS 晶體管Ml的漏極相連，其漏極與第一位線WBL相連，然而應(yīng)該認(rèn)識(shí)到，由于源極與漏極的可 換性，還可以為所述第一傳輸晶體管M3的漏極與所述第一 PMOS晶體管Ml的漏極相連，其 源極與第一位線WBL相連。在本發(fā)明的一個(gè)具體實(shí)施例中，所述第二傳輸晶體管M5的源極與所述CMOS反相 器301的輸出端相連，其漏極與第二位線RBL相連，然而應(yīng)該認(rèn)識(shí)到，由于源極與漏極的可 換性，還可以為所述第二傳輸晶體管M5的漏極與所述CMOS反相器301的輸出端相連，其源 極與第二位線RBL相連。本發(fā)明實(shí)施例提供的雙端SRAM單元300的工作原理為利用所述第二傳輸晶體管M5及所述第四NMOS晶體管M4實(shí)現(xiàn)讀取操作，并且當(dāng)所 述第二位線RBL及所述第二字線RWL為邏輯高電平時(shí)，所述第二存儲(chǔ)節(jié)點(diǎn)B的存儲(chǔ)信號(hào)通 過(guò)所述第二傳輸晶體管M5讀出；利用所述第一傳輸晶體管M3、第一 PMOS晶體管Ml以及第一電阻Rl實(shí)現(xiàn)寫入操 作，并且當(dāng)寫入信號(hào)“0”時(shí)，只需使所述第一字線WffL為邏輯高電平，同時(shí)所述第一位線WBL 為邏輯低電平即可；當(dāng)寫入信號(hào)“1”時(shí)，只需使所述第一字線WWL為邏輯高電平，同時(shí)所述 第一位線WBL為邏輯高電平即可；在開啟狀態(tài)下，由于所述第一傳輸晶體管M3比所述第一 PMOS晶體管Ml強(qiáng)很多，也就是說(shuō)所述第一傳輸晶體管M3的導(dǎo)通電阻要比所述第一 PMOS晶 體管Ml的導(dǎo)通電阻小很多，所以信號(hào)“0”很容易寫入到存儲(chǔ)節(jié)點(diǎn)A ；同時(shí)，在所述第一傳輸 晶體管M3開啟狀態(tài)下，其導(dǎo)通電阻要比所述第一電阻Rl的阻值低幾個(gè)數(shù)量級(jí)，通常是2 3個(gè)數(shù)量級(jí)，所以信號(hào)“1”很容易寫入到存儲(chǔ)節(jié)點(diǎn)A ；并且，只需使所述第一字線WffL及所述第一位線WBL為邏輯低電平，所述第二位線 RBL及所述第二字線RWL為邏輯高電平即可實(shí)現(xiàn)待機(jī)狀態(tài)。綜上所述，本發(fā)明提供了一種雙端SRAM單元，所述雙端SRAM單元包括CMOS反相 器、與所述CMOS反相器相連的第一 PMOS晶體管、與所述第一 PMOS晶體管相連的第一電阻、 與所述第一 PMOS晶體管相連的第一傳輸晶體管以及與所述CMOS反相器相連的第二傳輸 晶體管，所述第一傳輸晶體管作為寫入操作傳輸晶體管，所述第二傳輸晶體管作為讀取操 作傳輸晶體管，由于本發(fā)明提供的雙端SRAM單元僅包含5個(gè)晶體管，因而大大節(jié)約了雙端 SRAM單元的面積。顯然，本領(lǐng)域的技術(shù)人員可以對(duì)發(fā)明進(jìn)行各種改動(dòng)和變型而不脫離本發(fā)明的精神 和范圍。這樣，倘若本發(fā)明的這些修改和變型屬于本發(fā)明權(quán)利要求及其等同技術(shù)的范圍之 內(nèi)，則本發(fā)明也意圖包含這些改動(dòng)和變型在內(nèi)。
權(quán)利要求
一種雙端SRAM單元，其特征在于，包括CMOS反相器，所述CMOS反相器連接在正電源電壓和電源地之間；第一PMOS晶體管，所述第一PMOS晶體管的源極接正電源電壓，其柵極與所述CMOS反相器的輸出端相連，其漏極與所述CMOS反相器的輸入端相連；第一電阻，所述第一電阻的一端與所述第一PMOS晶體管的漏極相連，其另一端接電源地；第一傳輸晶體管，所述第一傳輸晶體管的源極/漏極與所述第一PMOS晶體管的漏極相連，其漏極/源極與第一位線相連，其柵極與第一字線相連；以及第二傳輸晶體管，所述第二傳輸晶體管的源極/漏極與所述CMOS反相器的輸出端相連，其漏極/源極與第二位線相連，其柵極與第二字線相連。
2.如權(quán)利要求1所述的雙端SRAM單元，其特征在于，所述第一傳輸晶體管為NMOS晶體管。
3.如權(quán)利要求1所述的雙端SRAM單元，其特征在于，所述第二傳輸晶體管為匪OS晶體管。
4.如權(quán)利要求1所述的雙端SRAM單元，其特征在于，所述第一位線為寫入位線，所述第一字線為寫入字線。
5.如權(quán)利要求1所述的雙端SRAM單元，其特征在于，所述第二位線為讀取位線，所述第二字線為讀取字線。
6.如權(quán)利要求1所述的雙端SRAM單元，其特征在于，所述第一傳輸晶體管導(dǎo)通后的阻 值為第二電阻，所述第一傳輸晶體管關(guān)閉后的阻值為第三電阻，所述第一電阻比所述第二 電阻大2至3個(gè)數(shù)量級(jí)，且比所述第三電阻小2至3個(gè)數(shù)量級(jí)。
全文摘要
本發(fā)明公開了一種雙端SRAM單元，該SRAM單元包括CMOS反相器、與所述CMOS反相器相連的第一PMOS晶體管、與所述第一PMOS晶體管相連的第一電阻、與所述第一PMOS晶體管相連的第一傳輸晶體管及與所述CMOS反相器相連的第二傳輸晶體管，所述第一傳輸晶體管為寫入操作傳輸晶體管，所述第二傳輸晶體管為讀取操作傳輸晶體管，本發(fā)明提供的雙端SRAM單元僅包含5個(gè)晶體管，因而大大節(jié)約了雙端SRAM單元的面積，并且所述第一電阻的阻值比導(dǎo)通狀態(tài)下的第一PMOS晶體管的阻值和第一傳輸晶體管的阻值大幾個(gè)數(shù)量級(jí)，比關(guān)閉狀態(tài)下的第一PMOS晶體管的阻值和第一傳輸晶體管的阻值小幾個(gè)數(shù)量級(jí)，從而使得寫“0”和寫“1”操作都能順利進(jìn)行。
文檔編號(hào)G11C11/413GK101840728SQ20101018738
公開日2010年9月22日 申請(qǐng)日期2010年5月28日 優(yōu)先權(quán)日2010年5月28日
發(fā)明者胡劍 申請(qǐng)人:上海宏力半導(dǎo)體制造有限公司