專利名稱：高可靠度的位移緩存器電路的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種高可靠度的位移緩存器電路，特別涉及一種非晶硅薄膜晶體管制程的技術(shù)，使位移緩存器電路不因非晶硅薄膜晶體管受外加偏壓的影響而造成電路無法動作。
背景技術(shù)：
SOG(system on glass)技術(shù)，可用非晶硅(amorphous silicon；a-Si)制程與低溫多晶硅(Low Temperature poly-silicon；LTPS)制程來實現(xiàn)，LTPS TFT與a-Si TFT的最大區(qū)別在于其電性與制程繁簡的差異。LTPS TFT擁有較高的載子移動率，然而其制程卻較復雜；而a-Si TFT則反之，雖然a-Si的載子移動率不如LTPS，但由于其制程較簡單且成熟，因此在成本上具有不錯的競爭優(yōu)勢。
這樣，由于制程能力的限制，導致所制造出來的TFT元件的臨界電壓(Threshold Voltage；Vth)值會隨著外加偏壓(stress)的影響而逐漸上升，這是a-Si TFT無法實現(xiàn)SOG的重要原因，所以克服制程因素所造成的臨界電壓(Vth)不穩(wěn)定是現(xiàn)階段以a-Si TFT制程實現(xiàn)SOG最迫切需要解決的問題。
現(xiàn)有技術(shù)如美國專利US 5,222,082，其名稱為“Shift RegisterUseful as a Select Line Scanner for Liquid Crystal Display”(1993年6月22日)。請同時參閱圖1、2所示，分別是其位移緩存器的電路示意圖與時序圖。該電路由6個TFT組成(如圖1所示)，其中TFTT5用以提供一高準位的邏輯電壓到輸出端Vout，TFT T6則用以提供一低準位的邏輯電壓到輸出端Vout。其作動方式為當前一階的輸出電壓g(i-1)為高邏輯電壓準位時，TFT T1及T4被導通，此時節(jié)點P1的電壓準位將因TFT T1的導通而被拉升至高準位的供給電壓VDD，當節(jié)點P1的電壓準位大于TFT T5的臨界電壓(Vth)時，TFT T5被導通，此時時脈信號C1為低邏輯電壓準位，因此輸出電壓Vout將經(jīng)由TFT T5所形成的放電回路被拉至低邏輯電壓準位。在TFT T4被導通的同時，由于前一階的輸出電壓g(i-1)與時脈信號C3為同相位，因此TFT T3也處于導通狀態(tài)，此時為了使時脈信號C1能順利對輸出端Vout放電，TFT T4的元件尺寸必須比TFTT3大10倍以上，用以降低節(jié)點P2的電壓準位，避免TFT T2及TFT T6導通造成電路的誤動作。
當時脈信號C1的信號由低邏輯電壓準位上升至高邏輯電壓準位時，節(jié)點P1的電壓準位將受TFT T5的寄生電容Cgs影響而由供給電壓VDD上升至更高的準位，此即為自舉升壓(bootstrap)效應，此效應可以使此時為高邏輯電壓準位的時脈信號C1的信號更容易輸出，以減低TFT T5的臨界電壓值所造成的跨壓。
當時脈信號C1的信號由高邏輯電壓準位再次回到低邏輯電壓準位時，節(jié)點P1仍維持高邏輯電壓準位，因此輸出電壓Vout的準位將因TFT T5的導通而再次被拉回到低邏輯電壓準位。
當時脈信號C3的電壓準位再次回到高邏輯電壓準位時，前一階的輸出電壓g(i-1)為低邏輯電壓準位，因此TFT T4將處于截止狀態(tài)，而節(jié)點P2將因TFT T3的導通而被拉升至高準位的供給電壓VDD，由于節(jié)點P2的高電壓準位VDD將導通TFT T2及TFT T6，所以節(jié)點P1點及輸出電壓Vout的準位將被拉低至低準位的供給電壓VSS，直到下一個畫面框(frame)來臨時，前一級的輸出電壓g(i-1)再次被拉升至高邏輯電壓準位，節(jié)點P1及輸出端Vout的電位才會因為TFT T1及T5的導通重新被拉升至供給電壓VDD及高邏輯電壓準位。
美國專利US 5,222,082的缺陷在于，整體位移緩存器電路需外加三個時脈信號才可完成電路的動作；且電路中節(jié)點P1及P2點將在短暫時間處于浮接狀態(tài)，這將造成節(jié)點P1及P2受時脈信號或其它噪聲的影響而造成電路的誤動作。另外，TFT T2、T3及T6的臨界電壓(Vth)值將因持續(xù)外加偏壓而上升，最后將導致電路無法動作。
另外，如美國專利US 3,937,984，其名稱為“Shift Registers”(1976年2月10日)請同時參閱圖3、4所示，分別是位移緩存器的電路示意圖與時序圖。其電路由三個TFT及一個電容C所組成，其中TFT T2用以提供一高準位的邏輯電壓到輸出端Vout，TFT T3則用以提供一低準位的邏輯電壓到輸出端Vout。當時脈信號C1與前一級的輸出電壓g(i-1)同時為高邏輯電壓準位時，TFT T1被導通，此時節(jié)點P1將經(jīng)由TFT T1所形成的充電回路被拉升至高邏輯電壓準位，當節(jié)點P1的電壓準位大于TFT T2的臨界電壓(Vth)時，TFT T2被導通，此時時脈信號C2為低邏輯電壓準位，因此輸出電壓Vout將經(jīng)由TFT T2所形成的放電回路被拉至低邏輯電壓準位。
當時脈信號C2由低邏輯電壓準位上升至高邏輯電壓準位時，節(jié)點P1的電壓準位將受TFT T2的寄生電容Cgs的影響而上升至更高的準位，產(chǎn)生自舉升壓效應，此效應使此時為高邏輯電壓準位的時脈信號C2的信號更容易輸出，以減低TFT T2的臨界電壓值所造成的跨壓。當時脈信號C2由高邏輯電壓準位再次回到低邏輯電壓準位時，時脈信號C1為高邏輯電壓準位，因此P1點將經(jīng)由TFT T1所形成的放電回路被拉低至低邏輯電壓準位，以使TFT T2處于截止狀態(tài)，此時控制電壓Vc1將持續(xù)提供高邏輯電壓準位到TFT T3的柵極，使輸出電壓Vout維持在低準位的供給電壓VSS，直到下一個畫面框來臨時，前一級的輸出電壓g(i-1)再次被拉升至高邏輯電壓準位時，節(jié)點P1及輸出端Vout的電位才會因為TFT T1及TFT T2的導通重新被拉升至高邏輯電壓準位。
然而，美國專利US 3,937,984的位移緩存器電路中，P1點將在短暫時間處于浮接狀態(tài)，這將造成節(jié)點P1受時脈信號C2的信號或其它噪聲的影響而造成TFT T2導通的誤動作；并且，TFT T1及T3的臨界電壓(Vth)值將因持續(xù)外加偏壓而上升，最后將導致電路無法動作。

發(fā)明內(nèi)容
于是本發(fā)明的主要目的在于避免非晶硅薄膜晶體管(a-Si TFT)因持續(xù)偏壓而影響位移緩存器電路的動作。
本發(fā)明的另一目的在利用非晶硅薄膜晶體管提供一持續(xù)放電路徑，避免節(jié)點與輸出端產(chǎn)生短暫浮接現(xiàn)象。
本發(fā)明的位移緩存器位移緩存器的多個階(第一階～第n階)中的各階依序串接在一起并將輸出信號送至面板的柵極控制線；起始動作是將串接的一輸入信號輸入至第一階，其余各階的輸入信號由前一階的輸出信號所送入，且所述位移緩存器電路由兩個信號相反的第一時脈信號與第二時脈信號所控制；本發(fā)明的特征在于，多個階中的奇數(shù)階的每一者包括一第一晶體管，其柵極接入前一階的輸出信號，漏極連接至高準位的供應電壓；一第二晶體管，其柵極接入一后續(xù)階的輸出信號，源極連接至低準位的供應電壓，漏極與第一晶體管的源極連接形成一第一節(jié)點；一第三晶體管，其柵極與第一節(jié)點連接，漏極連接第一時脈信號；一第四晶體管，其柵極接入后續(xù)階的輸出信號，源極連接至低準位的供應電壓，漏極與第三晶體管的源極形成本階的輸出端；一第五晶體管，其柵極與漏極連接至高準位的供應電壓；一第六晶體管，其柵極接入后續(xù)階的輸出信號，漏極連接至高準位的供應電壓，源極與第五晶體管的源極連接形成一第二節(jié)點；一第七晶體管，其柵極與第一節(jié)點連接，源極連接至低準位的供應電壓，漏極與第五晶體管的源極連接，即第五晶體管與第七晶體管形成一反向器；一第八晶體管，其柵極與第二節(jié)點連接，源極連接至低準位的供應電壓，漏極與第一節(jié)點連接；一第九晶體管，其柵極與第二節(jié)點連接，源極連接至低準位的供應電壓，漏極與本階的輸出端連接。
這樣，即便晶體管持續(xù)受偏壓影響而使臨界電壓持續(xù)上升，其最后仍呈現(xiàn)穩(wěn)定狀態(tài)的飽和電流提供適量的補充，避免節(jié)點及輸出端受時脈信號或其它噪聲影響而使電路出現(xiàn)誤動作。


圖1是美國專利US 5,222,082的電路示意圖。
圖2是圖1的時序圖。
圖3是美國專利US 3,937,984的電路示意圖。
圖4是圖3的時序圖。
圖5是本發(fā)明的位移緩存器的方塊圖。
圖6是本發(fā)明的第一實施例的電路示意圖。
圖7是本發(fā)明的位移緩存器的時序圖。
圖8是本發(fā)明的第二實施例的電路示意圖。
圖9是本發(fā)明的第三實施例的電路示意圖。
圖10是本發(fā)明的另一位移緩存器的方塊圖。
圖11是本發(fā)明的第四實施例的電路示意圖。
圖12是本發(fā)明的第五實施例的電路示意圖。
圖13是本發(fā)明的位移緩存器的另一時序圖。
圖14是本發(fā)明的第六實施例的電路示意圖。
圖15是本發(fā)明的第七實施例的電路示意圖。
圖16是本發(fā)明的第八實施例的電路示意圖。
圖17是本發(fā)明的第九實施例的電路示意圖。
具體實施例方式
有關(guān)本發(fā)明的詳細內(nèi)容及技術(shù)說明，現(xiàn)結(jié)合

如下第一實施例請參閱圖5、6所示，是本發(fā)明的位移緩存器的方塊圖及第一實施例的電路示意圖。如圖所示，該位移緩存器的多個階(第一階～第n階)中的各階依序串接在一起并將輸出信號Vout(1)～Vout(n)送至面板的柵極控制線；起始動作是將串接的一輸入信號SIN(serial in)輸入至第一階(Stagel)，其余各階的輸入信號由前一階的輸出信號Vout(1)～Vout(n-1)所送入，且此位移緩存器電路由兩個信號相反的時脈信號C1、C2所控制，其中奇數(shù)階受時脈信號C1控制，偶數(shù)階受時脈信號C2控制。
其奇數(shù)階的內(nèi)部電路包括一第一晶體管M1，其柵極接入前一階的輸出信號Vout(i-1)，漏極連接至高準位的供應電壓Vdd；一第二晶體管M2，其柵極接入一次一階的輸出信號Vout(i+1)，源極連接至低準位的供應電壓Vss，漏極與第一晶體管M1的源極連接形成一第一節(jié)點P1；一第三晶體管M3，其柵極與第一節(jié)點P1連接，漏極連接第一時脈信號C1；一第四晶體管M4，其柵極接入次一階的輸出信號Vout(i+1)，源極連接至低準位的供應電壓Vss，漏極與第三晶體管M3的源極形成本階的輸出端Vout(i)。
一第五晶體管M5，其柵極與漏極連接至高準位的供應電壓Vdd；一第六晶體管M6，其柵極接入包括該次一階的輸出信號Vout(i+1)，漏極連接至高準位的供應電壓Vdd，源極與第五晶體管M5的源極連接形成一第二節(jié)點P2；一第七晶體管M7，其柵極與第一節(jié)點P1連接，源極連接至低準位的供應電壓Vss，漏極與第五晶體管M5的源極連接，即第五晶體管M5與第七晶體管M7形成一反向器，此時因為第七晶體管M7的電阻必須小于第五晶體管M5，所以第七晶體管M7的尺寸比第五晶體管M5大。
一第八晶體管M8，其柵極與第二節(jié)點P2連接，源極連接至低準位的供應電壓Vss，漏極與第一節(jié)點P1連接；一第九晶體管M9，其柵極與第二節(jié)點P2連接，源極連接至低準位的供應電壓Vss，漏極與本階的輸出端Vout(i)連接。
然而，當上述的電路為偶數(shù)階的內(nèi)部電路時，該第三晶體管M3的漏極連接第二時脈信號C2。
其中，前述的晶體管是非晶硅薄膜晶體管(a-Si TFT)，或為擁有較高的載子移動率的低溫多晶硅薄膜晶體管(LTPS TFT)。
其電路動作原理說明如下1、本發(fā)明的第三晶體管M3用以提供一高準位的邏輯電壓到輸出端Vout(i)，而第四晶體管M4則用以提供一低準位的邏輯電壓到輸出端Vout(i)。當前一級的輸出電壓Vout(i-1)為高邏輯電壓準位時，第一晶體管M1被導通，此時高準位的供給電壓Vdd將經(jīng)由第一晶體管M1對第一節(jié)點P1充電，當?shù)谝还?jié)點P1的電壓準位大于第三晶體管M3的臨界電壓時，第三晶體管M3被導通，此時第一時脈信號C1為低邏輯電壓準位，因此輸出電壓Vout(i)將經(jīng)由第三晶體管M3所形成的放電回路被拉至低邏輯電壓準位。
2、當?shù)谝粫r脈信號C1由低邏輯電壓準位上升至高邏輯電壓準位時，第一節(jié)點P1的電壓準位將受第三晶體管M3本身的寄生電容Cgs影響而由Vdd上升至更高的準位，此即為自舉升壓效應，此效應可使此時為高電壓準位的第一時脈信號C1更容易輸出，可減低第三晶體管M3的臨界電壓值所造成的跨壓。
3、當?shù)谝粫r脈信號C1由高邏輯電壓準位再次回到低邏輯電壓準位時，第二晶體管M2及第四晶體管M4將受到次一階輸出電壓Vout(i+1)的高邏輯電壓準位的控制而導通，所以第一節(jié)點P1及輸出端Vout(i)的電位將分別由第二晶體管M2及第四晶體管M4所形成的放電回路被拉至低準位的供給電壓Vss，直到下一個畫面框來臨時，第一節(jié)點P1及輸出端Vout(i)的電位才會因為第一晶體管M1及第三晶體管M3的導通而重新被拉升至Vdd及高邏輯電壓準位，以上所述的動作時序圖請參閱圖7所示。
主電路是由晶體管M1～M4所組成，由于這4顆TFT在一個畫面框的時間內(nèi)僅1～2個脈沖的時間是導通的，因此幾乎不受外加偏壓的影響而造成晶體管臨界電壓的不穩(wěn)定。
4、因為第一節(jié)點P1及輸出端Vout(i)的電位由高邏輯電壓準位放電至低邏輯電壓準位，是由于次一階輸出電壓Vout(i+1)的高邏輯電壓準位控制第二晶體管M2及第四晶體管M4的導通而完成的，但是在一個畫面框時間內(nèi)Vout(i+1)僅1個脈沖的時間是高邏輯電壓準位，因此第一節(jié)點P1及輸出端Vout(i)的大部分時間是處于浮接狀態(tài)，而此情況會造成第一節(jié)點P1及輸出端Vout(i)易受時脈信號或其它噪聲影響而使電路出現(xiàn)誤動作。
所以本發(fā)明利用受第一節(jié)點P1控制的第五晶體管M5與第七晶體管M7形成一反向器電路持續(xù)提供一高準位的供給電壓Vdd，用以控制第八晶體管M8及第九晶體管M9的導通，藉此持續(xù)提供一低準位的供給電壓Vss給第一節(jié)點P1及輸出端Vout(i)，避免第一節(jié)點P1及輸出端Vout(i)處于浮接狀態(tài)。另加入一第六晶體管M6以提供一充電回路，用以提高第五晶體管M5的壽命，避免第五晶體管M5受偏壓后無法持續(xù)提供高準位的供給電壓Vdd給第八晶體管M8及第九晶體管M9，造成第一節(jié)點P1及輸出端Vout(i)處于浮接狀態(tài)，而該第六晶體管M6的控制信號受次一階輸出電壓Vout(i+1)所控制，因此第六晶體管M6無外加偏壓的疑慮。
5、另外，該第八晶體管M8及第九晶體管M9作為一補充的功能，避免第一節(jié)點P1及輸出端Vout(i)處于浮接狀態(tài)，因此即便第八晶體管M8及第九晶體管M9持續(xù)受外加偏壓影響而使臨界電壓持續(xù)上升，其最后呈現(xiàn)穩(wěn)定狀態(tài)的飽和電流仍能提供適量的補充，避免第一節(jié)點P1及輸出端Vout(i)受時脈信號或其它噪聲影響而使電路出現(xiàn)誤動作。
綜合前述，本發(fā)明除了第八晶體管M8及第九晶體管M9的特殊功能之外，其余的晶體管(a-Si TFT)不受外加偏壓的影響。所以本發(fā)明可克服a-Si TFT因制程因素所造成的臨界電壓不穩(wěn)定(的現(xiàn)象，達到以a-Si TFT來實現(xiàn)SOG的目的。
第二實施例請參閱圖8所示，是本發(fā)明的第二實施例的電路示意圖。如圖所示，相較于第一實施例，其不同點在于接入該第二晶體管M2的輸出信號包括次二階的后續(xù)階的輸出信號(本實施例為接入次二階的輸出信號Vout(i+2))。
接入包括次二階的后續(xù)階的輸出信號所控制的第二晶體管M2處于補充的功能，使第一節(jié)點P1因第二晶體管M2的導通而增加一放電回路，并可藉此提高第八晶體管M8的壽命。
其時序如圖7所示，當?shù)谝粫r脈信號C1由高邏輯電壓準位再次回到低邏輯電壓準位時，第四晶體管M4及第六晶體管M6將受到次一階輸出電壓Vout(i+1)的高邏輯電壓準位的控制而導通，由于第二節(jié)點P2的電位被拉升至Vdd而促使第八晶體管M8及第九晶體管M9同時導通，所以第一節(jié)點P1的電位將因第八晶體管M8所形成的放電回路被拉至低準位的供給電壓Vss(當然如第一實施例所述，該第八晶體管M8也兼具補充的功能)，而輸出端Vout(i)的電位則由第四晶體管M4所形成的放電回路被拉至低準位的供給電壓Vss。直到下一個畫面框來臨時，第一節(jié)點P1及輸出端Vout(i)的電位才會因為第一晶體管M1及第三晶體管M3的導通重新被拉升至Vdd及高邏輯電壓準位。
第三實施例請參閱圖9所示，是本發(fā)明的第三實施例的電路示意圖。如圖所示，相較于第一實施例，其不同點在于接入該第四晶體管M4及第六晶體管M6的輸出信號包括次二階的后續(xù)階的輸出信號(本實施例為接入次二階的輸出信號Vout(i+2))。
該接入次二階的后續(xù)階的輸出信號所控制的第四晶體管M4及第六晶體管M6除具備補充的功能之外，還可降低第九晶體管M9及第五晶體管M5受外加偏壓影響的程度，用以延長電路壽命。
其時序如圖7所示，當C1信號由高邏輯電壓準位再次回到低邏輯電壓準位時，第二晶體管M2將受到次一階輸出電壓Vout(i+1)的高邏輯電壓準位的控制而導通，所以第一節(jié)點P1的電位將由第二晶體管M2所形成的放電回路被拉至低準位的供給電壓Vss。因此第三晶體管M3將處于截止狀態(tài)，而輸出電壓Vout(i)的電位則利用第九晶體管M9的導通來將其拉至低準位的供給電壓Vss，(當然如第一實施例所述，該第九晶體管M9也兼具補充的功能)。直到下一個畫面框來臨時，第一節(jié)點P1及輸出端Vout(i)的電位才會因為第一晶體管M1及第三晶體管M3的導通重新被拉升至Vdd及高邏輯電壓準位。
第四實施例請參閱圖10、11所示，是本發(fā)明的另一位移緩存器的方塊圖及第四實施例的電路示意圖。如圖所示，本實施例相較于第一實施例，其不同點在于位移緩存器奇數(shù)階的輸出端Vout(i)增加一第十晶體管M10，該第十晶體管M10的柵極連接于第二時脈信號C2，源極連接至低準位的供應電壓Vss，漏極與本階的輸出端Vout(i)連接。
而偶數(shù)階的第三晶體管M3的漏極連接第二時脈信號C2，第十晶體管M10的其柵極連接第一時脈信號C1。
其時序如圖7所示，此一增加的第十晶體管M10用以輔助第九晶體管M9，以提高補充的能力，因為此第十晶體管由第二時脈信號C2所控制，除了可以提高補充的能力之外還可增加電路的壽命，所以第九晶體管M9及第十晶體管M10在此電路具有相輔相成的功效，該第九晶體管M9持續(xù)導通可避免輸出端Vout(i)出現(xiàn)短暫的浮接現(xiàn)象。
第五實施例請參閱圖12所示，是本發(fā)明的第五實施例的電路示意圖。如圖所示，本實施例相較于第四實施例，其不同點在于將電路中的時脈信號C1及C2以時脈信號C1′及C2′來取代，此電路的時序圖如圖13所示，其中時脈信號C1′及C2′的高邏輯電壓VH與高準位的供給電壓Vdd為等電位，而時脈信號C1′及C2′的低邏輯電壓VL則較低準位的供給電壓Vss稍低。
由于a-Si TFT的臨界電壓值具備回復的特性，也就是正偏壓將造成a-Si TFT的臨界電壓值上升，而負偏壓將使a-Si TFT的臨界電壓值降低，因此第二時脈信號C2′的低邏輯電壓VL較低準位的供給電壓Vss稍低，將使第十晶體管M10在截止狀態(tài)下處于負偏壓，用以回復第十晶體管M10的臨界電壓值，可提高第十晶體管M10的壽命。
第六實施例請參閱圖10、14所示，是本發(fā)明的另一位移緩存器的方塊圖及第六實施例的電路示意圖。如圖所示，本實施例相較于第一實施例，其不同點在于增加一第十一晶體管M11，與第五晶體管M5、第六晶體管M6并聯(lián)相接，且其柵極連接于第二時脈信號C2，用以提供一充電回路，避免第五晶體管M5受外加偏壓后無法持續(xù)提供高準位的供給電壓Vdd給第八晶體管M8及第九晶體管M9，造成第一節(jié)點P1及輸出端Vout(i)處于浮接狀態(tài)，其時序如圖7所示。即晶體管M5及M11在此電路具有相輔相成的功效，第五晶體管M5持續(xù)導通可避免第一節(jié)點P1點及輸出端Vout(i)出現(xiàn)短暫的浮接現(xiàn)象，M11由C2所控制除了可以提高補充的能力外，還可增加電路的壽命。
而該偶數(shù)階的第三晶體管M3的漏極連接第二時脈信號C2，第十一晶體管M11的柵極連接于第一時脈信號C1。
第七實施例請參閱圖15所示，是本發(fā)明的第七實施例的電路示意圖。如圖所示，本實施例相較于第六實施例，其不同點在于將電路中的時脈信號C1及C2以時脈信號C1′及C2′來取代，此電路的時序圖如圖13所示，其中時脈信號C1′及C2′的高邏輯電壓VH與高準位的供給電壓Vdd為等電位，而時脈信號C1′及C2′的低邏輯電壓VL則較低準位的供給電壓Vss稍低。
與第五實施例相同，該第二時脈信號C2′的低邏輯電壓VL較低準位的供給電壓Vss稍低將使第十一晶體管M11于截止狀態(tài)下處于負偏壓，用以回復第十一晶體管M11的臨界電壓值，可提高第十一晶體管M11的壽命。
第八實施例請參閱圖10、16所示，是本發(fā)明的另一位移緩存器的方塊圖及第八實施例的電路示意圖。如圖所示，本實施例相較于第一實施例，其不同點在于第一節(jié)點P1處增加一柵極連接于第二時脈信號C2，源極端則接于前一階的輸出信號Vout(i-1)的第十二晶體管M12，與第八晶體管M8并聯(lián)相接，用以輔助第八晶體管M8提高補充的能力。時序圖如圖7所示，因為，第八晶體管M8持續(xù)導通可避免第一節(jié)點P1出現(xiàn)短暫的浮接現(xiàn)象，而第十二晶體管M12由第二時脈信號C2所控制，除了可以提高補充第八晶體管M8的能力之外，還可增加電路的壽命。
而該偶數(shù)階的第三晶體管M3的漏極連接第二時脈信號C2，第十二晶體管M12的柵極連接第一時脈信號C1。
第九實施例請參閱圖17所示，是本發(fā)明的第九實施例的電路示意圖。如圖所示，本實施例相較于第八實施例，其不同點在于將電路中的時脈信號C1及C2以時脈信號C1′及C2′來取代，此電路的時序圖如圖13所示，其中時脈信號C1′及C2′的高邏輯電壓VH與高準位的供給電壓Vdd為等電位，而時脈信號C1′及C2′的低邏輯電壓VL則較低準位的供給電壓Vss稍低。
與前述第五實施例相同，該第二時脈信號C2′的低邏輯電壓VL較低準位的供給電壓Vss稍低，將使第十二晶體管M12在截止狀態(tài)下處于負偏壓，用以回復第十二晶體管M12的臨界電壓值，可提高第十二晶體管M12的壽命。
又每一階位移緩存器電路進一步加入的第十晶體管M10、第十一晶體管M11與第十二晶體管M12，可兩兩同時加入，或三者同時加入到該位移緩存器電路內(nèi)。
以上所述僅為本發(fā)明的優(yōu)選實施例而已，并不用于限制本發(fā)明，對于本領(lǐng)域的技術(shù)人員來說，本發(fā)明可以有各種更改和變化。凡在本發(fā)明的精神和原則的內(nèi)，所作的任何修改、等同替換、改進等，均應包括在本發(fā)明的保護范圍之內(nèi)。
權(quán)利要求
1.一種高可靠度的位移緩存器電路，所述位移緩存器的多個階中的各階依序串接在一起并將輸出信號送至面板的柵極控制線；起始動作是將串接的一輸入信號輸入至第一階，其余各階的輸入信號由前一階的輸出信號所送入，且所述位移緩存器電路由兩個信號相反的第一時脈信號與第二時脈信號所控制；其特征在于，所述多個階中的奇數(shù)階的每一者包括一第一晶體管，其柵極接入前一階的輸出信號，漏極連接至高準位的供應電壓；一第二晶體管，其柵極接入一后續(xù)階的輸出信號，源極連接至低準位的供應電壓，漏極與所述第一晶體管的源極連接形成一第一節(jié)點；一第三晶體管，其柵極與所述第一節(jié)點連接，漏極連接所述第一時脈信號；一第四晶體管，其柵極接入所述后續(xù)階的輸出信號，源極連接至低準位的供應電壓，漏極與所述第三晶體管的源極形成本階的輸出端；一第五晶體管，其柵極與漏極連接至高準位的供應電壓；一第六晶體管，其柵極接入所述后續(xù)階的輸出信號，漏極連接至高準位的供應電壓，源極與所述第五晶體管的源極連接形成一第二節(jié)點；一第七晶體管，其柵極與所述第一節(jié)點連接，源極連接至低準位的供應電壓，漏極與所述第五晶體管的源極連接，即所述第五晶體管與所述第七晶體管形成一反向器；一第八晶體管，其柵極與所述第二節(jié)點連接，源極連接至低準位的供應電壓，漏極與所述第一節(jié)點連接；一第九晶體管，其柵極與所述第二節(jié)點連接，源極連接至低準位的供應電壓，漏極與本階的輸出端連接。
2.根據(jù)權(quán)利要求1所述的高可靠度的位移緩存器電路，其特征在于，所述偶數(shù)階的第三晶體管的漏極連接所述第二時脈信號。
3.根據(jù)權(quán)利要求1所述的高可靠度的位移緩存器電路，其特征在于，所述第七晶體管比所述第五晶體管大。
4.根據(jù)權(quán)利要求1所述的高可靠度的位移緩存器電路，其特征在于，所述晶體管是非晶硅薄膜晶體管。
5.根據(jù)權(quán)利要求1所述的高可靠度的位移緩存器電路，其特征在于，所述晶體管是低溫多晶硅薄膜晶體管。
6.根據(jù)權(quán)利要求1所述的高可靠度的位移緩存器電路，其特征在于，所述后續(xù)階的輸出信號是次一階輸出信號。
7.根據(jù)權(quán)利要求6所述的高可靠度的位移緩存器電路，其特征在于，接入所述第二晶體管的后續(xù)階輸出信號是次二階以后的輸出信號。
8.根據(jù)權(quán)利要求6所述的高可靠度的位移緩存器電路，其特征在于，接入所述第四晶體管及所述第六晶體管的后續(xù)階輸出信號是次二階以后的輸出信號。
9.根據(jù)權(quán)利要求1所述的高可靠度的位移緩存器電路，其特征在于，所述奇數(shù)階的輸出端進一步增加一第十晶體管，所述第十晶體管的柵極連接于所述第二時脈信號，源極連接至低準位的供應電壓，漏極與本階的輸出端連接。
10.根據(jù)權(quán)利要求9所述的高可靠度的位移緩存器電路，其特征在于，所述偶數(shù)階的所述第三晶體管的漏極連接所述第二時脈信號，所述第十晶體管的柵極連接于所述第一時脈信號。
11.根據(jù)權(quán)利要求9所述的高可靠度的位移緩存器電路，其特征在于，所述時脈信號的高邏輯電壓與高準位的供應電壓為等電位，而低邏輯電壓則較低準位的供應電壓稍低。
12.根據(jù)權(quán)利要求1所述的高可靠度的位移緩存器電路，其特征在于，進一步增加一第十一晶體管，與所述第五晶體管、第六晶體管并聯(lián)，且其柵極連接于所述第二時脈信號。
13.根據(jù)權(quán)利要求12所述的高可靠度的位移緩存器電路，其特征在于，所述偶數(shù)階的所述第三晶體管的漏極連接所述第二時脈信號，所述第十一晶體管的柵極連接于所述第一時脈信號。
14.根據(jù)權(quán)利要求12所述的高可靠度的位移緩存器電路，其特征在于，所述時脈信號的高邏輯電壓與高準位的供應電壓為等電位，而低邏輯電壓則較低準位的供應電壓稍低。
15.根據(jù)權(quán)利要求1所述的高可靠度的位移緩存器電路，其特征在于，所述第一節(jié)點處進一步增加一第十二晶體管，與所述第八晶體管并聯(lián)相接，且其柵極連接于所述第二時脈信號，源極端則接于前一階的輸出信號。
16.根據(jù)權(quán)利要求15所述的高可靠度的位移緩存器電路，其特征在于，所述偶數(shù)階的所述第三晶體管的漏極連接所述第二時脈信號，所述第十二晶體管的柵極連接于所述第一時脈信號。
17.根據(jù)權(quán)利要求15所述的高可靠度的位移緩存器電路，其特征在于，所述時脈信號的高邏輯電壓與高準位的供應電壓為等電位，而低邏輯電壓則較低準位的供應電壓稍低。
全文摘要
本發(fā)明公開了一種高可靠度的位移緩存器電路，其中每一階主電路由第一～第四晶體管(M1～M4)組成，且這些晶體管在一個畫面框的時間內(nèi)僅1～2個脈沖波的時間是導通的，及利用第五及第七晶體管(M5，M7)所組合的反向器電路持續(xù)提供一高準位的供應電壓，用以控制第八及第九晶體管(M8，M9)的導通以持續(xù)提供一低準位的供應電壓給第一節(jié)點及輸出端，藉此避免第一節(jié)點及輸出端處于浮接狀態(tài)，另外，利用第六晶體管(M6)提供一充電回路，用以提高第五晶體管(M5)的壽命，通過該電路可避免非晶硅薄膜晶體管因持續(xù)偏壓而影響位移緩存器電路的動作。
文檔編號G11C19/00GK1828776SQ20051005118
公開日2006年9月6日 申請日期2005年3月2日 優(yōu)先權(quán)日2005年3月2日
發(fā)明者王文俊, 廖文堆, 蔡哲福 申請人:勝華科技股份有限公司