一種sram的讀取、緩存電路的制作方法
【專利摘要】本實用新型提供了一種SRAM的讀取、緩存電路結(jié)構(gòu)，該結(jié)構(gòu)包括：可控緩存裝置，由第一PMOS管、第二PMOS管、第一NMOS管、第二NMOS管和第五NMOS管組成；讀取電路，由第一PMOS管、第二PMOS管、第三NMOS管、第四NMOS管、第六NMOS管和第七NMOS管組成。與現(xiàn)有技術(shù)相比，采用本實用新型提供的技術(shù)方案具有如下優(yōu)點：通過同時實現(xiàn)對數(shù)據(jù)的讀取和鎖存的方法，減少了版圖面積，簡化了電路結(jié)構(gòu)，降低了成本。
【專利說明】—種SRAM的讀取、緩存電路
【技術(shù)領(lǐng)域】
[0001]本實用新型涉及半導體【技術(shù)領(lǐng)域】，尤其涉及一種SRAM的讀取、緩存電路。
【背景技術(shù)】
[0002]閃存(Flash Memory)是一種長壽命的非易失性(在斷電情況下仍能保持所存儲的數(shù)據(jù)信息)的存儲器。由于其斷電時仍能保存數(shù)據(jù)，閃存通常被用來保存設(shè)置信息，如在電腦的BIOS (基本輸入輸出程序)、PDA (個人數(shù)字助理)、數(shù)碼相機中保存資料等。NOR Flash和NAND Flash是現(xiàn)在市場上兩種主要的非易失閃存技術(shù)。在Nor Flash存儲器芯片的應用中，需要實現(xiàn)對頁緩存存儲器SRAM的讀取，同時鎖存讀出的數(shù)據(jù)。
[0003]SRAM單元一般包括單元陣列和外圍電路兩部分，其中單元陣列是SRAM單元的核心，其由SRAM存儲單元按照行和列排列而成；而外圍電路包括輸入輸出電路、時序產(chǎn)生電路、行譯碼電路以及放大讀出電路等。其中放大讀出電路將指定單元中的存儲數(shù)據(jù)進行采樣放大后，再將其傳送至輸出緩沖器中。[0004]傳統(tǒng)的放大讀出電路普遍采用電流靈敏放大器結(jié)構(gòu)讀取，同時額外增加緩存電路存儲讀出的數(shù)據(jù)。采用這種電流靈敏放大器結(jié)構(gòu)和額外增加緩存電路方式，需要耗費較大電路的版圖面積，增加成本。
[0005]因此，希望提出一種新的SRAM放大讀出電路，來減小版圖面積，降低制造成本。實用新型內(nèi)容
[0006]本實用新型提供了一種SRAM的讀取、緩存電路，其中包括:
[0007]可控緩存裝置，其至少包括第一 PMOS管、第二 PMOS管、第一 NMOS管、第二 NMOS管和第五NMOS管，其中第一 PMOS管和第二 PMOS管的源極接在電源端口 ；第一 PMOS管和第二PMOS管的漏極分別與第一 NMOS管和第二 NMOS管的漏極相連；第一 PMOS管和第二 PMOS管的柵極分別與第一 NMOS管和第二 NMOS管的柵極相連；同時，第一 PMOS管和第一 NMOS管的柵極與第二 PMOS管和第二 NMOS管的漏極相連；第二 PMOS管和第二 NMOS管的柵極與第一PMOS管和第一 NMOS管的漏極相連；第一 NMOS管和第二 NMOS管的源極與第五NMOS管的漏極相連?’第五NMOS管的源極接地；第五NMOS管的柵極通過一個反相器接到選擇信號端口上；
[0008]讀取電路，其至少包括第一 PMOS管、第二 PMOS管、第三NMOS管、第四NMOS管、第六NMOS管和第七NMOS管，其中第一 PMOS管的漏極和第二 PMOS管的柵極與第三NMOS管的漏極相連；第三NMOS管的源極與第四NMOS管的漏極相連；第三NMOS管的柵極接在第一輸出端上；第四NMOS管的柵極接在選擇信號端口上；第四NMOS管的源極接地；第一 PMOS管的柵極和第二 PMOS管的漏極與第七NMOS管的漏極相連；第七NMOS管的柵極接在第二輸出端上；第七NMOS管的源極與第六NMOS管的漏極相連；第六NMOS管的柵極接在選擇信號端口上；第六NMOS管的源極接地。。
[0009]與現(xiàn)有技術(shù)相比，采用本實用新型提供的技術(shù)方案具有如下優(yōu)點:通過同時實現(xiàn)對數(shù)據(jù)的讀取和鎖存的方法，減少了版圖面積，簡化了電路結(jié)構(gòu)，降低了成本。
【專利附圖】

【附圖說明】
[0010]通過閱讀參照以下附圖所作的對非限制性實施例所作的詳細描述，本實用新型的其它特征、目的和優(yōu)點將會變得更明顯。
[0011]圖1為根據(jù)本實用新型的實施例的SRAM的讀取、緩存電路的結(jié)構(gòu)圖；
[0012]圖2為根據(jù)本實用新型的另一個實施例的SRAM的讀取、緩存電路的結(jié)構(gòu)圖；
[0013]圖3為根據(jù)本實用新型的實施例讀取“I”的時序圖；
[0014]圖4為根據(jù)本實用新型的實施例讀取“O”的時序圖。
【具體實施方式】
[0015]下面詳細描述本實用新型的實施例。
[0016]所述實施例的示例在附圖中示出，其中自始至終相同或類似的標號表示相同或類似的元件或具有相同或類似功能的元件。下面通過參考附圖描述的實施例是示例性的，僅用于解釋本實用新型，而不能解釋為對本實用新型的限制。下文的公開提供了許多不同的實施例或例子用來實現(xiàn)本實用新型的不同結(jié)構(gòu)。為了簡化本實用新型的公開，下文中對特定例子的部件和設(shè)置進行描述。當然，它們僅僅為示例，并且目的不在于限制本實用新型。此外，本實用新型可以在不同例子中重復參考數(shù)字和/或字母。這種重復是為了簡化和清楚的目的，其本身不指 示所討論各種實施例和/或設(shè)置之間的關(guān)系。此外，本實用新型提供了的各種特定的工藝和材料的例子，但是本領(lǐng)域普通技術(shù)人員可以意識到其他工藝的可應用于性和/或其他材料的使用。
[0017]根據(jù)本實用新型的一個方面，提供了一種SRAM的讀取、緩存電路結(jié)構(gòu)。下面，將結(jié)合圖2至圖4通過本實用新型的一個實施例對圖1的電路結(jié)構(gòu)進行具體描述。如圖1所示，本實用新型所提供的電路結(jié)構(gòu)包括以下結(jié)構(gòu)。
[0018]可控緩存裝置，其至少包括第一 PMOS管P1、第二 PMOS管P2、第一 NMOS管N1、第二 NMOS管N2和第五NMOS管N5，其中第一 PMOS管Pl和第二 PMOS管P2的源極接在電源端口 ?’第一 PMOS管Pl和第二 PMOS管P2的漏極分別與第一 NMOS管NI和第二 NMOS管N2的漏極相連；第一 PMOS管Pl和第二 PMOS管P2的柵極分別與第一 NMOS管NI和第二 NMOS管N2的柵極相連；同時，第一 PMOS管Pl和第一 NMOS管NI的柵極與第二 PMOS管P2和第二 NMOS管N2的漏極相連；第二 PMOS管P2和第二 NMOS管N2的柵極與第一 PMOS管Pl和第一 NMOS管NI的漏極相連；第一 NMOS管NI和第二 NMOS管N2的源極與第五NMOS管N5的漏極相連；第五NMOS管N5的源極接地；第五NMOS管N5的柵極通過一個反相器接到選擇信號端口 SAEN上。
[0019]讀取電路，其至少包括第一 PMOS管P1、第二 PMOS管P2、第三NMOS管N3、第四NMOS管N4、第六NMOS管N6和第七NMOS管N7，其中第一 PMOS管Pl的漏極和第二 PMOS管P2的柵極與第三NMOS管N3的漏極相連；第三NMOS管N3的源極與第四NMOS管N4的漏極相連；第三NMOS管N3的柵極接在第一輸出端BL上；第四NMOS管N4的柵極接在選擇信號端口SAEN上；第四NMOS管N4的源極接地?’第一 PMOS管Pl的柵極和第二 PMOS管P2的漏極與第七NMOS管N7的漏極相連；第七NMOS管N7的柵極接在第二輸出端BLb上；第七NMOS管N7的源極與第六NMOS管N6的漏極相連；第六NMOS管N6的柵極接在選擇信號端口 SAEN上；第六NMOS管N6的源極接地。
[0020] 在另一個實施例中，為了增加讀取速度，還可以增加第三PMOS管P3、和第四PMOS管P4，如圖2所示，第三PMOS管P3的源極接在電源端口，柵極接在第一輸出端BL上，漏極與第三NMOS管N3的漏極相連；第四PMOS管P4的源極接在電源端口，柵極接在第二輸出端BLb上，漏極與第七NMOS管N7的漏極相連。增加P3和P4可以增加讀取速度，但增加兩個PMOS管會相應的增加電路的面積，繼而增加成本。本領(lǐng)域人員可根據(jù)需要，決定是否采用此實施例的電路結(jié)構(gòu)。
[0021 ] 與此相應的，本實用新型還提供了一種SRAM的讀取、緩存方法，參考圖3和圖4，該方法包括:
[0022]讀取“I”時，選擇信號端口 SAEN信號首先被置為高電平，從而第五NMOS管N5被關(guān)閉，第四和第六NMOS管N4和N6被打開，由于N5被關(guān)閉，第二 PMOS管P2和第二 NMOS管N2的漏極之間的節(jié)點D、第一 PMOS管Pl和第一 NMOS管NI漏極之間的節(jié)點DB處于浮動狀態(tài)，D、DB上的電荷短時間保持現(xiàn)狀。這時如圖3所示，BL電位會被SRAM慢慢拉高，BLb電壓會被拉低，隨著BL電位的提高，N3管被慢慢打開，這樣DB節(jié)點的電荷通過N3和N4被泄放，DB節(jié)點的電位最后變成0，隨著DB電位的降低，P2管被逐漸的打開，D節(jié)點被充電，最后D節(jié)點電位上升到VCC。當SAEN信號被置低后，此時N5管被打開，N4、N6被關(guān)閉，A點信號通過N5管接地，P1、P2、N2和NI組成一個數(shù)據(jù)緩存裝置，讀出的“I”被鎖存。
[0023]讀取“O”時，SAEN被信號置為高電平，從而NMOS管N5被關(guān)閉，第四和第六NMOS管N4和N6被打開，由于N5被關(guān)閉，D、DB節(jié)點處于浮動狀態(tài)，D、DB上的電荷短時間保持現(xiàn)狀。這時如圖4所示，BL電位會被SRAM慢慢拉低，BLb電壓會被拉高，隨著BLb電位的提高，N7管被慢慢打開，這樣D節(jié)點的電荷通過N7和N6被泄放，D節(jié)點的電位最后變成0，隨著D電位的降低，Pl管被逐漸的打開，DB節(jié)點被充電，最后DB節(jié)點電位上升到VCC。隨著SAEN信號被置低，N5管被打開，N4、N6被關(guān)閉，A點信號通過N5管接地，P1、P2、N2和NI組成一個數(shù)據(jù)緩存裝置，讀出的“ O ”被鎖存。
[0024]與現(xiàn)有技術(shù)相比，本實用新型具有以下優(yōu)點:通過同時實現(xiàn)對數(shù)據(jù)的讀取和鎖存的方法，減少了版圖面積，簡化了電路結(jié)構(gòu)，降低了成本。
[0025]雖然關(guān)于示例實施例及其優(yōu)點已經(jīng)詳細說明，應當理解在不脫離本實用新型的精神和所附權(quán)利要求限定的保護范圍的情況下，可以對這些實施例進行各種變化、替換和修改。對于其他例子，本領(lǐng)域的普通技術(shù)人員應當容易理解在保持本實用新型保護范圍內(nèi)的同時，工藝步驟的次序可以變化。
[0026]此外，本實用新型的應用范圍不局限于說明書中描述的特定實施例的工藝、機構(gòu)、制造、物質(zhì)組成、手段、方法及步驟。從本實用新型的公開內(nèi)容，作為本領(lǐng)域的普通技術(shù)人員將容易地理解，對于目前已存在或者以后即將開發(fā)出的工藝、機構(gòu)、制造、物質(zhì)組成、手段、方法或步驟，其中它們執(zhí)行與本實用新型描述的對應實施例大體相同的功能或者獲得大體相同的結(jié)果，依照本實用新型可以對它們進行應用。因此，本實用新型所附權(quán)利要求旨在將這些工藝、機構(gòu)、制造、物質(zhì)組成、手段、方法或步驟包含在其保護范圍內(nèi)。
【權(quán)利要求】
1.一種SRAM的讀取、緩存電路，其中包括: 可控緩存裝置，其至少包括第一 PMOS管(Pl)、第二 PMOS管(P2)、第一 NMOS管(NI)、第二 NMOS管(N2 )和第五NMOS管(N5 )，其中第一 PMOS管(PI)和第二 PMOS管(P2 )的源極接在電源端口 ；第一 PMOS管(Pl)和第二 PMOS管(P2)的漏極分別與第一 NMOS管(NI)和第二NMOS管(N2)的漏極相連；第一 PMOS管(Pl)和第二 PMOS管(P2)的柵極分別與第一 NMOS管(NI)和第二 NMOS管(N2)的柵極相連；同時，第一 PMOS管(Pl)和第一 NMOS管(NI)的柵極與第二 PMOS管(P2)和第二 NMOS管(N2)的漏極相連；第二 PMOS管(P2)和第二 NMOS管(N2)的柵極與第一 PMOS管(Pl)和第一 NMOS管(NI)的漏極相連；第一 NMOS管(NI)和第二 NMOS管(N2)的源極與第五NMOS管(N5)的漏極相連；第五NMOS管(N5)的源極接地；第五NMOS管(N5)的柵極通過一個反相器接到選擇信號端口(SAEN)上； 讀取電路，其至少包括第一 PMOS管(P1)、第二 PMOS管(P2)、第三NMOS管(N3)、第四NMOS管(N4 )、第六NMOS管(N6 )和第七NMOS管(N7 )，其中第一 PMOS管(PI)的漏極和第二PMOS管(P2)的柵極與第三NMOS管(N3)的漏極相連；第三NMOS管(N3)的源極與第四NMOS管(N4)的漏極相連；第三NMOS管(N3)的柵極接在第一輸出端(BL)上；第四NMOS管(N4)的柵極接在選擇信號端口(SAEN)上；第四NMOS管(N4)的源極接地；第一 PMOS管(Pl)的柵極和第二 PMOS管(P2)的漏極與第七NMOS管(N7)的漏極相連；第七NMOS管(N7)的柵極接在第二輸出端(BLb)上；第七NMOS管(N7)的源極與第六NMOS管(N6)的漏極相連；第六NMOS管(N6)的柵極接在選擇信號端口(SAEN)上；第六NMOS管(N6)的源極接地。
2.根據(jù)權(quán)利要求1所述的SRAM的讀取、緩存電路，其中，所述讀取電路還包括第三PMOS管(P3)和第四PMOS管(P4)，其特征為，第三PMOS管(P3)的源極接在電源端口，柵極接在第一輸出端BL上，漏極與第三NMOS管(N3)的漏極相連；第四PMOS管(P4)的源極接在電源端口，柵極接在第二輸出端(BLb)上，漏極與第七NMOS管(N7)的漏極相連。
3.根據(jù)權(quán)利要求1所述的SRAM的讀取、緩存電路，其特征為: 當進行讀取操作時，將選擇信號端口(SAEN)置高電平。
4.根據(jù)權(quán)利要求3所述的SRAM的讀取、緩存電路，其特征為: 讀取“O”時，將選擇信號端口(SAEN)置為高電平，從而第五NMOS管(N5)被關(guān)閉，第四和第六NMOS管(N4、N6)被打開，使得第一 PMOS管(Pl)與第一 NMOS管(NI)之間的第一節(jié)點(DB)以及第二 PMOS管(P2)與第二 NMOS管(N2)之間的第二節(jié)點(D)處于浮動狀態(tài)，其上的電荷短時間保持現(xiàn)狀； 隨著第一輸出端(BL)電位會被SRAM慢慢拉低，第二輸出端(BLb)電壓會被拉高，隨著第二輸出端(BLb)電位的提高，第七NMOS管(N7)被打開，所述第二節(jié)點(D)的電荷通過第七NMOS管(N7)和第六NMOS管(N6)被泄放，所述第二節(jié)點(D)的電位最后變成O ; 隨著所述第二節(jié)點(D)電位的降低，第一 PMOS管(Pl)被逐漸的打開，所述第一節(jié)點(DB)被充電，使得所述第一節(jié)點(DB)電位上升到高電平； 隨著選擇信號端口(SAEN)被置低，所述第五NMOS管(N5)被打開，第四和第六NMOS管(N4、N6)被關(guān)閉，第一 NMOS管(NI)的源極與第二 NMOS管(N2)的源極之間的第三節(jié)點(A)通過第五NMOS管(N5)接地，使得讀出的“O”被鎖存。
5.根據(jù)權(quán)利要求3所述的SRAM的讀取、緩存電路，其特征為: 讀取“I”時，將選擇信號端口(SAEN)置為高電平，從而第五NMOS管(N5)被關(guān)閉，第四和第六NMOS管(N4、N6)被打開，使得第一 PMOS管(Pl)與第一 NMOS管(NI)之間的第一節(jié)點(DB)以及第二 PMOS管(P2)與第二 NMOS管(N2)之間的第二節(jié)點(D)處于浮動狀態(tài)，其上的電荷短時間保持現(xiàn)狀； 隨著第一輸出端(BL)電位被SRAM慢慢拉高，第二輸出端(BLb)電壓會被拉低，隨著第一輸出端(BL)電位的提高，第三NMOS管(N3)被打開，所述第一節(jié)點(DB)的電荷通過第三NMOS管(N3)和第四NMOS管(N4)被泄放，所述第一節(jié)點(DB)的電位最后變成O ; 隨著所述第一節(jié)點(DB)電位的降低，第二 PMOS管(P2)被逐漸的打開，所述第二節(jié)點(D)被充電，使得所述第二節(jié)點(D)電位上升到高電平； 隨著選擇信號端口(SAEN)被置低，所述第五NMOS管(N5)被打開，第四和第六NMOS管(N4、N6)被關(guān)閉，第一 NMOS管(NI)的源極與第二 NMOS管(N2)的源極之間的第三節(jié)點(A)通過第五NMOS管(N5)接 地，使得讀出的“ I ”被鎖存。
【文檔編號】G11C11/419GK203689919SQ201320799332
【公開日】2014年7月2日 申請日期:2013年12月6日 優(yōu)先權(quán)日:2013年12月6日
【發(fā)明者】張登軍 申請人:廣東博觀科技有限公司