一種sram的讀取、緩存電路和方法
【專(zhuān)利摘要】本發(fā)明提供了一種SRAM的讀取、緩存電路，該結(jié)構(gòu)包括：可控緩存裝置，由第一PMOS管、第二PMOS管、第一NMOS管、第二NMOS管和第五NMOS管組成；讀取電路，由第一PMOS管、第二PMOS管、第三NMOS管、第四NMOS管、第六NMOS管和第七NMOS管組成。與此相應(yīng)的，本發(fā)明還提供了一種SRAM的讀取、緩存方法。與現(xiàn)有技術(shù)相比，采用本發(fā)明提供的技術(shù)方案具有如下優(yōu)點(diǎn)：通過(guò)同時(shí)實(shí)現(xiàn)對(duì)數(shù)據(jù)的讀取和鎖存的方法，減少了版圖面積，簡(jiǎn)化了電路結(jié)構(gòu)，降低了成本。
【專(zhuān)利說(shuō)明】—種SRAM的讀取、緩存電路和方法
【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及半導(dǎo)體【技術(shù)領(lǐng)域】，尤其涉及一種SRAM的讀取、緩存電路和方法。
【背景技術(shù)】
[0002]閃存(Flash Memory)是一種長(zhǎng)壽命的非易失性(在斷電情況下仍能保持所存儲(chǔ)的數(shù)據(jù)信息)的存儲(chǔ)器。由于其斷電時(shí)仍能保存數(shù)據(jù)，閃存通常被用來(lái)保存設(shè)置信息，如在電腦的BIOS (基本輸入輸出程序)、PDA (個(gè)人數(shù)字助理)、數(shù)碼相機(jī)中保存資料等。NOR Flash和NAND Flash是現(xiàn)在市場(chǎng)上兩種主要的非易失閃存技術(shù)。在Nor Flash存儲(chǔ)器芯片的應(yīng)用中，需要實(shí)現(xiàn)對(duì)頁(yè)緩存存儲(chǔ)器SRAM的讀取，同時(shí)鎖存讀出的數(shù)據(jù)。
[0003]SRAM單元一般包括單元陣列和外圍電路兩部分，其中單元陣列是SRAM單元的核心，其由SRAM存儲(chǔ)單元按照行和列排列而成；而外圍電路包括輸入輸出電路、時(shí)序產(chǎn)生電路、行譯碼電路以及放大讀出電路等。其中放大讀出電路將指定單元中的存儲(chǔ)數(shù)據(jù)進(jìn)行采樣放大后，再將其傳送至輸出緩沖器中。
[0004]傳統(tǒng)的放大讀出電路普遍采用電流靈敏放大器結(jié)構(gòu)讀取，同時(shí)額外增加緩存電路存儲(chǔ)讀出的數(shù)據(jù)。采用這種電流靈敏放大器結(jié)構(gòu)和額外增加緩存電路方式，需要耗費(fèi)較大電路的版圖面積，增加成本。
[0005]因此，希望提出一種新的SRAM放大讀出電路，來(lái)減小版圖面積，降低制造成本。

【發(fā)明內(nèi)容】

[0006]本發(fā)明提供了一種可以解決上述問(wèn)題的SRAM的讀取、緩存電路，包括以下結(jié)構(gòu):
[0007]可控緩存裝置，由第一 PMOS管、第二 PMOS管、第一 NMOS管、第二 NMOS管和第五NMOS管組成；
[0008]讀取電路，由第一 PMOS管、第二 PMOS管、第三NMOS管、第四NMOS管、第六NMOS管和第七NMOS管組成。
[0009]與此相應(yīng)的，本發(fā)明還提供了一種SRAM的讀取、緩存方法，其特征為:當(dāng)進(jìn)行讀取操作時(shí)，將選擇信號(hào)端口 SAEN置高電平。
[0010]與現(xiàn)有技術(shù)相比，采用本發(fā)明提供的技術(shù)方案具有如下優(yōu)點(diǎn):通過(guò)同時(shí)實(shí)現(xiàn)對(duì)數(shù)據(jù)的讀取和鎖存的方法，減少了版圖面積，簡(jiǎn)化了電路結(jié)構(gòu)，降低了成本。
【專(zhuān)利附圖】

【附圖說(shuō)明】
[0011]通過(guò)閱讀參照以下附圖所作的對(duì)非限制性實(shí)施例所作的詳細(xì)描述，本發(fā)明的其它特征、目的和優(yōu)點(diǎn)將會(huì)變得更明顯。
[0012]圖1為根據(jù)本發(fā)明的實(shí)施例的SRAM的讀取、緩存電路的結(jié)構(gòu)圖；
[0013]圖2為根據(jù)本發(fā)明的另一個(gè)實(shí)施例的SRAM的讀取、緩存電路的結(jié)構(gòu)圖；
[0014]圖3為根據(jù)本發(fā)明的實(shí)施例讀取“I”的時(shí)序圖；
[0015]圖4為根據(jù)本發(fā)明的實(shí)施例讀取“O”的時(shí)序圖?！揪唧w實(shí)施方式】
[0016]下面詳細(xì)描述本發(fā)明的實(shí)施例。
[0017] 所述實(shí)施例的示例在附圖中示出，其中自始至終相同或類(lèi)似的標(biāo)號(hào)表示相同或類(lèi)似的元件或具有相同或類(lèi)似功能的元件。下面通過(guò)參考附圖描述的實(shí)施例是示例性的，僅用于解釋本發(fā)明，而不能解釋為對(duì)本發(fā)明的限制。下文的公開(kāi)提供了許多不同的實(shí)施例或例子用來(lái)實(shí)現(xiàn)本發(fā)明的不同結(jié)構(gòu)。為了簡(jiǎn)化本發(fā)明的公開(kāi)，下文中對(duì)特定例子的部件和設(shè)置進(jìn)行描述。當(dāng)然，它們僅僅為示例，并且目的不在于限制本發(fā)明。此外，本發(fā)明可以在不同例子中重復(fù)參考數(shù)字和/或字母。這種重復(fù)是為了簡(jiǎn)化和清楚的目的，其本身不指示所討論各種實(shí)施例和/或設(shè)置之間的關(guān)系。此外，本發(fā)明提供了的各種特定的工藝和材料的例子，但是本領(lǐng)域普通技術(shù)人員可以意識(shí)到其他工藝的可應(yīng)用于性和/或其他材料的使用。
[0018]根據(jù)本發(fā)明的一個(gè)方面，提供了一種SRAM的讀取、緩存電路結(jié)構(gòu)。下面，將結(jié)合圖2至圖4通過(guò)本發(fā)明的一個(gè)實(shí)施例對(duì)圖1的電路結(jié)構(gòu)進(jìn)行具體描述。如圖1所示，本發(fā)明所提供的電路結(jié)構(gòu)包括以下結(jié)構(gòu)。
[0019]可控緩存裝置，其至少包括第一 PMOS管P1、第二 PMOS管P2、第一 NMOS管N1、第二 NMOS管N2和第五NMOS管N5，其中第一 PMOS管Pl和第二 PMOS管P2的源極接在電源端口 ?’第一 PMOS管Pl和第二 PMOS管P2的漏極分別與第一匪OS管NI和第二 NMOS管N2的漏極相連；第一 PMOS管Pl和第二 PMOS管P2的柵極分別與第一 NMOS管NI和第二 NMOS管N2的柵極相連；同時(shí)，第一 PMOS管Pl和第一 NMOS管NI的柵極與第二 PMOS管P2和第二 NMOS管N2的漏極相連；第二 PMOS管P2和第二 NMOS管N2的柵極與第一 PMOS管Pl和第一 NMOS管NI的漏極相連；第一 NMOS管NI和第二 NMOS管N2的源極與第五NMOS管N5的漏極相連；第五NMOS管N5的源極接地；第五NMOS管N5的柵極通過(guò)一個(gè)反相器接到選擇信號(hào)端口 SAEN上。
[0020]讀取電路，其至少包括第一 PMOS管P1、第二 PMOS管P2、第三NMOS管N3、第四NMOS管N4、第六NMOS管N6和第七NMOS管N7，其中第一 PMOS管Pl的漏極和第二 PMOS管P2的柵極與第三NMOS管N3的漏極相連；第三NMOS管N3的源極與第四NMOS管N4的漏極相連；第三NMOS管N3的柵極接在第一輸出端BL上；第四NMOS管N4的柵極接在選擇信號(hào)端口SAEN上；第四NMOS管N4的源極接地；第一 PMOS管Pl的柵極和第二 PMOS管P2的漏極與第七NMOS管N7的漏極相連；第七NMOS管N7的柵極接在第二輸出端BLb上；第七NMOS管N7的源極與第六NMOS管N6的漏極相連；第六NMOS管N6的柵極接在選擇信號(hào)端口 SAEN上；第六NMOS管N6的源極接地。
[0021]在另一個(gè)實(shí)施例中，為了增加讀取速度，還可以增加第三PMOS管P3、和第四PMOS管P4，如圖2所示，第三PMOS管P3的源極接在電源端口，柵極接在第一輸出端BL上，漏極與第三NMOS管N3的漏極相連；第四PMOS管P4的源極接在電源端口，柵極接在第二輸出端BLb上，漏極與第七NMOS管N7的漏極相連。增加P3和P4可以增加讀取速度，但增加兩個(gè)PMOS管會(huì)相應(yīng)的增加電路的面積，繼而增加成本。本領(lǐng)域人員可根據(jù)需要，決定是否采用此實(shí)施例的電路結(jié)構(gòu)。
[0022]與此相應(yīng)的，本發(fā)明還提供了一種SRAM的讀取、緩存方法，參考圖3和圖4，該方法包括:[0023]讀取“I”時(shí)，選擇信號(hào)端口 SAEN信號(hào)首先被置為高電平，從而第五NMOS管N5被關(guān)閉，第四和第六NMOS管N4和N6被打開(kāi)，由于N5被關(guān)閉，第二 PMOS管P2和第二 NMOS管N2的漏極之間的節(jié)點(diǎn)D、第一 PMOS管Pl和第一 NMOS管NI漏極之間的節(jié)點(diǎn)DB處于浮動(dòng)狀態(tài)，D、DB上的電荷短時(shí)間保持現(xiàn)狀。這時(shí)如圖3所示，BL電位會(huì)被SRAM慢慢拉高，BLb電壓會(huì)被拉低，隨著B(niǎo)L電位的提高，N3管被慢慢打開(kāi)，這樣DB節(jié)點(diǎn)的電荷通過(guò)N3和N4被泄放，DB節(jié)點(diǎn)的電位最后變成0，隨著DB電位的降低，P2管被逐漸的打開(kāi)，D節(jié)點(diǎn)被充電，最后D節(jié)點(diǎn)電位上升到VCC。當(dāng)SAEN信號(hào)被置低后，此時(shí)N5管被打開(kāi)，N4、N6被關(guān)閉，A點(diǎn)信號(hào)通過(guò)N5管接地，P1、P2、N2和NI組成一個(gè)數(shù)據(jù)緩存裝置，讀出的“I”被鎖存。
[0024]讀取“O”時(shí)，SAEN被信號(hào)置為高電平，從而NMOS管N5被關(guān)閉，第四和第六NMOS管N4和N6被打開(kāi)，由于N5被關(guān)閉，D、DB節(jié)點(diǎn)處于浮動(dòng)狀態(tài)，D、DB上的電荷短時(shí)間保持現(xiàn)狀。這時(shí)如圖4所示，BL電位會(huì)被SRAM慢慢拉低，BLb電壓會(huì)被拉高，隨著B(niǎo)Lb電位的提高，N7管被慢慢打開(kāi)，這樣D節(jié)點(diǎn)的電荷通過(guò)N7和N6被泄放，D節(jié)點(diǎn)的電位最后變成0，隨著D電位的降低，Pl管被逐漸的打開(kāi)，DB節(jié)點(diǎn)被充電，最后DB節(jié)點(diǎn)電位上升到VCC。隨著SAEN信號(hào)被置低，N5管被打開(kāi)，N4、N6被關(guān)閉，A點(diǎn)信號(hào)通過(guò)N5管接地，P1、P2、N2和NI組成一個(gè)數(shù)據(jù)緩存裝置，讀出的“ O ”被鎖存。
[0025]與現(xiàn)有技術(shù)相比，本發(fā)明具有以下優(yōu)點(diǎn):通過(guò)同時(shí)實(shí)現(xiàn)對(duì)數(shù)據(jù)的讀取和鎖存的方法，減少了版圖面積，簡(jiǎn)化了電路結(jié)構(gòu)，降低了成本。
[0026]雖然關(guān)于示例實(shí)施例及其優(yōu)點(diǎn)已經(jīng)詳細(xì)說(shuō)明，應(yīng)當(dāng)理解在不脫離本發(fā)明的精神和所附權(quán)利要求限定的保護(hù)范圍的情況下，可以對(duì)這些實(shí)施例進(jìn)行各種變化、替換和修改。對(duì)于其他例子，本領(lǐng)域的普通技術(shù)人員應(yīng)當(dāng)容易理解在保持本發(fā)明保護(hù)范圍內(nèi)的同時(shí)，工藝步驟的次序可以變化。
[0027]此外，本發(fā)明的應(yīng)用范圍不局限于說(shuō)明書(shū)中描述的特定實(shí)施例的工藝、機(jī)構(gòu)、制造、物質(zhì)組成、手段、方法及步驟。從本發(fā)明的公開(kāi)內(nèi)容，作為本領(lǐng)域的普通技術(shù)人員將容易地理解，對(duì)于目前已存在或者以后即將開(kāi)發(fā)出的工藝、機(jī)構(gòu)、制造、物質(zhì)組成、手段、方法或步驟，其中它們執(zhí)行與本發(fā)明描述的對(duì)應(yīng)實(shí)施例大體相同的功能或者獲得大體相同的結(jié)果，依照本發(fā)明可以對(duì)它們進(jìn)行應(yīng)用。因此，本發(fā)明所附權(quán)利要求旨在將這些工藝、機(jī)構(gòu)、制造、物質(zhì)組成、手段、方法或步驟包含在其保護(hù)范圍內(nèi)。
【權(quán)利要求】
1.一種SRAM的讀取、緩存電路結(jié)構(gòu)，該結(jié)構(gòu)包括: 可控緩存裝置，其至少包括第一 PMOS管(Pl)、第二 PMOS管(P2)、第一 NMOS管(NI)、第二 NMOS管(N2 )和第五NMOS管(N5 )，其中第一 PMOS管(PI)和第二 PMOS管(P2 )的源極接在電源端口 ；第一 PMOS管(Pl)和第二 PMOS管(P2)的漏極分別與第一 NMOS管(NI)和第二NMOS管(N2)的漏極相連；第一 PMOS管(Pl)和第二 PMOS管(P2)的柵極分別與第一 NMOS管(NI)和第二 NMOS管(N2)的柵極相連；同時(shí)，第一 PMOS管(Pl)和第一 NMOS管(NI)的柵極與第二 PMOS管(P2)和第二 NMOS管(N2)的漏極相連；第二 PMOS管(P2)和第二 NMOS管(N2)的柵極與第一 PMOS管(Pl)和第一 NMOS管(NI)的漏極相連；第一 NMOS管(NI)和第二 NMOS管(N2)的源極與第五NMOS管(N5)的漏極相連；第五NMOS管(N5)的源極接地；第五NMOS管(N5)的柵極通過(guò)一個(gè)反相器接到選擇信號(hào)端口(SAEN)上； 讀取電路，其至少包括第一 PMOS管(P1)、第二 PMOS管(P2)、第三NMOS管(N3)、第四NMOS管(N4 )、第六NMOS管(N6 )和第七NMOS管(N7 )，其中第一 PMOS管(PI)的漏極和第二PMOS管(P2)的柵極與第三NMOS管(N3)的漏極相連；第三NMOS管(N3)的源極與第四NMOS管(N4)的漏極相連；第三NMOS管(N3)的柵極接在第一輸出端(BL)上；第四NMOS管(N4)的柵極接在選擇信號(hào)端口(SAEN)上；第四NMOS管(N4)的源極接地；第一 PMOS管(Pl)的柵極和第二 PMOS管(P2)的漏極與第七NMOS管(N7)的漏極相連；第七NMOS管(N7)的柵極接在第二輸出端(BLb)上；第七NMOS管(N7)的源極與第六NMOS管(N6)的漏極相連；第六NMOS管(N6)的柵極接在選擇信號(hào)端口(SAEN)上；第六NMOS管(N6)的源極接地。
2.根據(jù)權(quán)利要求1所述的電路結(jié)構(gòu)，其中，所述讀取電路還包括第三PMOS管(P3)和第四PMOS管(P4)，其特征為，第三PMOS管(P3)的源極接在電源端口，柵極接在第一輸出端BL上，漏極與第三NMOS管(N3)的漏極相連；第四PMOS管(P4)的源極接在電源端口，柵極接在第二輸出端(BLb)上，漏極與第七NMOS管(N7)的漏極相連。
3.一種基于權(quán)利要求1或2所述電路結(jié)構(gòu)的SRAM的讀取、緩存方法，其特征為: 當(dāng)進(jìn)行讀取操作時(shí)，將選擇信號(hào)端口(SAEN)置高電平。
4.根據(jù)權(quán)利要求3所述電路結(jié)構(gòu)的SRAM的讀取、緩存方法，其特征為: 讀取“O”時(shí)，將選擇信號(hào)端口(SAEN)置為高電平，從而第五NMOS管(N5)被關(guān)閉，第四和第六NMOS管(N4、N6)被打開(kāi)，使得第一 PMOS管(Pl)與第一 NMOS管(NI)之間的第一節(jié)點(diǎn)(DB)以及第二 PMOS管(P2)與第二 NMOS管(N2)之間的第二節(jié)點(diǎn)(D)處于浮動(dòng)狀態(tài)，其上的電荷短時(shí)間保持現(xiàn)狀； 隨著第一輸出端(BL)電位會(huì)被SRAM慢慢拉低，第二輸出端(BLb)電壓會(huì)被拉高，隨著第二輸出端(BLb)電位的提高，第七NMOS管(N7)被打開(kāi)，所述第二節(jié)點(diǎn)(D)的電荷通過(guò)第七NMOS管(N7)和第六NMOS管(N6)被泄放，所述第二節(jié)點(diǎn)(D)的電位最后變成O ; 隨著所述第二節(jié)點(diǎn)(D)電位的降低，第一 PMOS管(Pl)被逐漸的打開(kāi)，所述第一節(jié)點(diǎn)(DB)被充電，使得所述第一節(jié)點(diǎn)(DB)電位上升到高電平； 隨著選擇信號(hào)端口(SAEN)被置低，所述第五NMOS管(N5)被打開(kāi)，第四和第六NMOS管(N4、N6)被關(guān)閉，第一 NMOS管(NI)的源極與第二 NMOS管(N2)的源極之間的第三節(jié)點(diǎn)(A)通過(guò)第五NMOS管(N5)接地，使得讀出的“O”被鎖存。
5.根據(jù)權(quán)利要求3所述電路結(jié)構(gòu)的SRAM的讀取、緩存方法，其特征為: 讀取“I”時(shí)，將選擇信號(hào)端口(SAEN)置為高電平，從而第五NMOS管(N5)被關(guān)閉，第四和第六NMOS管(N4、N6)被打開(kāi)，使得第一 PMOS管(Pl)與第一 NMOS管(N1)之間的第一節(jié)點(diǎn)(DB)以及第二 PMOS管(P2)與第二 NMOS管(N2)之間的第二節(jié)點(diǎn)(D)處于浮動(dòng)狀態(tài)，其上的電荷短時(shí)間保持現(xiàn)狀； 隨著第一輸出端(BL)電位被SRAM慢慢拉高，第二輸出端(BLb)電壓會(huì)被拉低，隨著第一輸出端(BL)電位的提高，第三NMOS管(N3)被打開(kāi)，所述第一節(jié)點(diǎn)(DB)的電荷通過(guò)第三NMOS管(N3)和第四NMOS管(N4)被泄放，所述第一節(jié)點(diǎn)(DB)的電位最后變成O ; 隨著所述第一節(jié)點(diǎn)(DB)電位的降低，第二 PMOS管(P2)被逐漸的打開(kāi)，所述第二節(jié)點(diǎn)(D)被充電，使得所述第二節(jié)點(diǎn)(D)電位上升到高電平； 隨著選擇信號(hào)端口(SAEN)被置低，所述第五NMOS管(N5)被打開(kāi)，第四和第六NMOS管(N4、N6)被關(guān)閉，第一 NMOS管(N1)的源極與第二 NMOS管(N2)的源極之間的第三節(jié)點(diǎn)(A)通過(guò)第五NMOS管(N5)接 地，使得讀出的“ 1 ”被鎖存。
【文檔編號(hào)】G11C11/419GK103617808SQ201310653268
【公開(kāi)日】2014年3月5日 申請(qǐng)日期:2013年12月6日 優(yōu)先權(quán)日:2013年12月6日
【發(fā)明者】張登軍 申請(qǐng)人:廣東博觀科技有限公司