專利名稱：靜態(tài)存儲(chǔ)器單元結(jié)構(gòu)和電路的制作方法
技術(shù)領(lǐng)域：
本發(fā)明總體而言涉及半導(dǎo)體存儲(chǔ)器，而更具體地說(shuō)，涉及靜態(tài)隨機(jī)存取存儲(chǔ)器電路。
背景技術(shù)：
靜態(tài)隨機(jī)存取存儲(chǔ)器(SRAM)是一種只要供電就保存數(shù)據(jù)的電子數(shù)據(jù)存儲(chǔ)形式。靜態(tài)RAM被廣泛利用于所有形式的電子設(shè)備中，而且特別適合用于便攜式或者手提式應(yīng)用以及高性能設(shè)備應(yīng)用中。在諸如蜂窩電話的便攜式或者手提式設(shè)備的應(yīng)用中，在沒(méi)有支持電路的情況下，SRAM提供穩(wěn)定數(shù)據(jù)保存，因此，復(fù)雜性低，同時(shí)保證魯棒數(shù)據(jù)保存。在諸如微處理器高速緩存的高性能應(yīng)用中，SRAMs可保證快速存取時(shí)間，卻不需要?jiǎng)討B(tài)隨機(jī)存取存儲(chǔ)器(DRAM)所要求的單元數(shù)據(jù)刷新操作。
圖1示出由6個(gè)晶體管構(gòu)成的典型SRAM單元(6T SRAM)和相關(guān)外圍電路。例如，當(dāng)以Vdd(數(shù)據(jù)H)預(yù)充電節(jié)點(diǎn)C_i時(shí)，mp2_i斷開(kāi)，而mn2_i導(dǎo)通。將節(jié)點(diǎn)CB_i設(shè)置到Vss(數(shù)據(jù)L)。因此，mp1_i導(dǎo)通，而mnl_i斷開(kāi)。因此，只要供電，就分別使C和CB的數(shù)據(jù)保持高和低。
圖2示出圖1所示的傳統(tǒng)6T SRAM單元的讀時(shí)序圖。在預(yù)充電周期，PPREi處于邏輯低，而mpp1_i和mpp2_i被導(dǎo)通。因此，以Vdd預(yù)充電位線對(duì)(BL_i和BLB_i)，是邏輯高。在字線(WL_i)被使能時(shí)，根據(jù)存儲(chǔ)數(shù)據(jù)對(duì)位線進(jìn)行充電。例如，節(jié)點(diǎn)C_i是高，而CB_i是低。根據(jù)字線使能，mn3_i和mn4_i導(dǎo)通。由于CB_i低，而mn2_i導(dǎo)通，所以通過(guò)mn4_i和mn2_i，將BLBi的電壓慢慢放電。當(dāng)在位線對(duì)之間出現(xiàn)某個(gè)量的電壓差時(shí)，感測(cè)使能信號(hào)(PSAEi)能夠放大該信號(hào)差。位線對(duì)上的電壓差由感測(cè)放大器(i)進(jìn)行放大，而在感測(cè)放大器的輸出產(chǎn)生全CMOS輸出對(duì)(Di和Dbi)。
由于典型6T SRAM單元本身在位線上引起信號(hào)差，所以SRAM的讀取速度比DRAM的讀取速度快，在該DRAM中，需要位線與單元電容之間的充電共享時(shí)間，而降低了讀取速度。該6T SRAM單元具有非常穩(wěn)定的結(jié)構(gòu)，并在典型SRAM設(shè)計(jì)中廣泛使用。然而，在功耗與讀取速度之間存在折衷。由于為了工作電壓降低時(shí)性能保持不變，而降低了最小特征尺寸(即，設(shè)計(jì)規(guī)則)并減少晶體管門(mén)限電壓，所以泄漏電流(即，待機(jī)電流)成為重要因素。在該實(shí)例中，由于C_i為高電平，而CB_i為低電平，所以mp2_i和mnl_i斷開(kāi)。盡管這兩個(gè)晶體管處于斷開(kāi)狀態(tài)，但是仍有電流流過(guò)該器件，該電流被稱為單元泄漏電流。在0.18μm技術(shù)，該泄漏電流在fA(10e-15)的量級(jí)上，并且對(duì)于許多應(yīng)用基本上可以忽略。
然而，根據(jù)諸如0.13μm技術(shù)的更先進(jìn)技術(shù)，由于該電流約為nA(10e-9)的幾十倍的量級(jí)上，所以不能再忽略該電流電平。例如，對(duì)于16Mb SRAM，在單元泄漏電流約為10nA時(shí)，總電流為16*1024*1024*10*1e-9＝16mA。該泄漏電流電平相當(dāng)于器件總功率消耗的大部分。還應(yīng)該明白，該泄漏電流依賴于溫度，隨溫度升高而升高。對(duì)于諸如0.11μm技術(shù)的更先進(jìn)技術(shù)，單元泄漏電流顯著升高。因此，單元泄漏電流引起的功耗分量相當(dāng)大。由于依賴于SRAM的系統(tǒng)變得愈加復(fù)雜，所以SRAM的密度在不斷升高，而基于傳統(tǒng)SRAM架構(gòu)的單元泄漏電流所消耗的總功率不斷升高。
如上所述，在功耗與單元讀取速度之間存在折衷。位線節(jié)點(diǎn)(例如，CB_i)通過(guò)單元下拉晶體管(mn1_i或者mn2_i)放電速度的快慢決定單元讀取速度。因此，為了提高讀取速度，需要增大單元存取晶體管(mn3_i或者mn4_i)和單元下拉晶體管(mn1_i或者mn2_i)的尺寸。然而，當(dāng)這些單元存取晶體管和單元下拉晶體管的尺寸增大時(shí)，流過(guò)這些晶體管的泄漏電流也增大。在該實(shí)例中，當(dāng)這些晶體管的尺寸增大時(shí)，流過(guò)一對(duì)mn4_i和mn2_i及mn1_i的泄漏電流增大。因此，隨著工作電壓的降低，在單元泄漏電流與單元讀取時(shí)間之間的折衷使SRAM設(shè)計(jì)變得復(fù)雜而且困難。
通常，根據(jù)是否將SRAM用于低功率或者高性能應(yīng)用，實(shí)現(xiàn)兩種SRAM單元。關(guān)于諸如低功率手提設(shè)備的低功率應(yīng)用，待機(jī)電流(即，當(dāng)芯片處于待機(jī)模式時(shí)的功率消耗)通常是最重要因素，因?yàn)檫@些低功率便攜式應(yīng)用通常依靠電池工作，其中待機(jī)電流是電池壽命的主要決定因素。這與其中單元數(shù)據(jù)讀取速度至關(guān)重要的諸如高速緩沖存儲(chǔ)器的高性能應(yīng)用相反。然而，由于單元泄漏電流急劇增加，所以傳統(tǒng)6T SRAM單元結(jié)構(gòu)面對(duì)滿足設(shè)計(jì)要求的技術(shù)障礙。當(dāng)為了滿足所要求的速度而增大器件尺寸并降低晶體管的門(mén)限電壓時(shí)，單元泄漏電流引起的功耗成為問(wèn)題。當(dāng)器件尺寸縮小，而晶體管的門(mén)限電壓升高以抑制泄漏電流時(shí)，由于單元存取和下拉晶體管的電流驅(qū)動(dòng)能力的降低而導(dǎo)致單元讀取速度下降。
因此，需要在不犧牲讀取速度的情況下，減小泄漏電流的先進(jìn)SRAM電路和方法。本發(fā)明實(shí)現(xiàn)了這種需要和其它需要，同時(shí)克服了傳統(tǒng)SRAM架構(gòu)中存在的缺點(diǎn)。

發(fā)明內(nèi)容
描述了一種提供降低的泄漏電流和高讀取速度的靜態(tài)隨機(jī)存取存儲(chǔ)器(SRAM)。所描述的新穎架構(gòu)被配置以新穎讀感測(cè)結(jié)構(gòu)，所述新穎讀感測(cè)結(jié)構(gòu)結(jié)合該器件內(nèi)的不同功能塊的不同電壓門(mén)限而使用。本發(fā)明的這些方面可單獨(dú)或組合使用，以提高存儲(chǔ)器的速度和/或者降低如泄漏電流所導(dǎo)致的功率耗散。
本發(fā)明的一個(gè)實(shí)施例可描述為提供靜態(tài)隨機(jī)存取存儲(chǔ)器的存儲(chǔ)器器件，包括(a)靜態(tài)存儲(chǔ)器單元結(jié)構(gòu)，具有多個(gè)數(shù)據(jù)鎖存器；(b)多個(gè)功能塊，位于單元結(jié)構(gòu)內(nèi)，該功能塊包括讀、寫(xiě)和存儲(chǔ)。通過(guò)對(duì)諸如讀字電路和/或者寫(xiě)字電路的功能塊至少之一配置較低的門(mén)限電壓，可基本上降低該器件的泄漏電流。在一個(gè)實(shí)施例中，讀字信號(hào)和寫(xiě)字信號(hào)是分離的。描述了其中數(shù)據(jù)通過(guò)讀線激勵(lì)的讀晶體管來(lái)讀取的實(shí)施例，該讀線的輸出利用連續(xù)字驅(qū)動(dòng)交替位線。感測(cè)放大器提供位線的差動(dòng)感測(cè)，以驅(qū)動(dòng)輸出數(shù)據(jù)。
本發(fā)明的另一個(gè)實(shí)施例可描述為具有靜態(tài)隨機(jī)存取存儲(chǔ)器配置的存儲(chǔ)器器件，包括(a)多個(gè)靜態(tài)存儲(chǔ)器單元，例如，由數(shù)據(jù)鎖存器形成；(b)多個(gè)字線，用于讀通路；(c)多個(gè)字線，用于寫(xiě)通路；以及(d)多個(gè)功能塊，包括寫(xiě)、讀和存儲(chǔ)。優(yōu)選配置至少一個(gè)功能塊，以具有與其他功能塊不同的電壓門(mén)限條件。在一個(gè)實(shí)施例中，基準(zhǔn)通路電路設(shè)置虛擬節(jié)點(diǎn)，在不同位線之間，讀通路晶體管連接到該虛擬節(jié)點(diǎn)，其中該讀線通過(guò)感測(cè)放大器利用差動(dòng)感測(cè)而感測(cè)，例如，用于抑制單元塊的泄漏電流。
本發(fā)明的另一個(gè)實(shí)施例可描述為半導(dǎo)體存儲(chǔ)器電路，包括(a)多個(gè)靜態(tài)存儲(chǔ)器存儲(chǔ)功能塊(單元)，具有多個(gè)數(shù)據(jù)鎖存器，被配置以便進(jìn)行讀和寫(xiě)；(b)存儲(chǔ)器單元讀晶體管功能塊，具有耦合到每個(gè)存儲(chǔ)功能塊的輸入，以及耦合到至少兩個(gè)位線之一的輸出；以及(c)感測(cè)放大器，耦合在位線之間，用于響應(yīng)于所述位線之間的差動(dòng)感測(cè)來(lái)檢測(cè)從所述數(shù)據(jù)鎖存器讀取的數(shù)據(jù)。讀和寫(xiě)功能塊可配置以比存儲(chǔ)器鎖存器晶體管低的電壓門(mén)限，而在另一種變型中，讀晶體管的電壓門(mén)限設(shè)計(jì)為具有低于寫(xiě)晶體管的門(mén)限。
本發(fā)明還可描述為一種對(duì)靜態(tài)存儲(chǔ)器的單元進(jìn)行存取的方法，包括(a)保持寫(xiě)入第一電壓門(mén)限電平、形成靜態(tài)存儲(chǔ)器單元的數(shù)據(jù)鎖存器的晶體管的數(shù)據(jù)；(b)施加讀字信號(hào)，以激勵(lì)具有比第一電壓門(mén)限低的第二電壓門(mén)限的讀字晶體管；以及(c)感測(cè)耦合到位線的感測(cè)放大器內(nèi)的讀字晶體管的輸出，以產(chǎn)生數(shù)據(jù)位輸出。
本發(fā)明還可描述為一種對(duì)靜態(tài)存儲(chǔ)器的單元進(jìn)行存取的方法，包括(a)保持寫(xiě)入形成靜態(tài)存儲(chǔ)器單元的數(shù)據(jù)鎖存器的晶體管的數(shù)據(jù)；(b)施加讀字信號(hào)，以激勵(lì)讀字晶體管；以及(c)感測(cè)耦合在位線之間的感測(cè)放大器內(nèi)的讀字晶體管的輸出，以產(chǎn)生數(shù)據(jù)位輸出。此外，靜態(tài)存儲(chǔ)器內(nèi)的諸如讀塊或者讀寫(xiě)塊的功能塊可配置較低的電壓門(mén)限，其中該電路可展示較快的速度和較低的泄漏電流。
對(duì)本發(fā)明的許多方面進(jìn)行了描述，包括但并不局限于下面的各方面。
本發(fā)明的一個(gè)方面是具有多個(gè)功能塊的SRAM單元結(jié)構(gòu)，該功能塊包括讀、寫(xiě)和存儲(chǔ)，其中每個(gè)功能塊可具有不同的門(mén)限電壓。
本發(fā)明的另一個(gè)方面是其中讀通路的門(mén)限電壓低于存儲(chǔ)和寫(xiě)通路的門(mén)限電壓的SRAM單元。
本發(fā)明的另一個(gè)方面是其中讀通路具有最低設(shè)計(jì)門(mén)限，寫(xiě)通路具有中間設(shè)計(jì)門(mén)限，而存儲(chǔ)通路具有最高設(shè)計(jì)門(mén)限電壓的SRAM單元。
本發(fā)明的另一個(gè)方面是其中讀通路晶體管的一端與另一個(gè)讀通路晶體管的一端連接在一起并連接到虛擬節(jié)點(diǎn)的SRAM單元結(jié)構(gòu)，該虛擬節(jié)點(diǎn)連接到源晶體管，以抑制單元塊的泄漏電流。
本發(fā)明的另一個(gè)方面是對(duì)于讀通路和寫(xiě)通路具有分離的功能塊和單獨(dú)字線的SRAM結(jié)構(gòu)。
本發(fā)明的另一個(gè)方面是對(duì)于讀通路和寫(xiě)通路具有分離的功能塊和相同字線的SRAM結(jié)構(gòu)。
本發(fā)明的另一個(gè)方面是具有PMOS源晶體管的基準(zhǔn)讀通路解決方案。
本發(fā)明的另一個(gè)方面是具有NMOS源晶體管的基準(zhǔn)讀通路解決方案。
本發(fā)明的另一個(gè)方面是以分布式、集總式或者混合式配置的基準(zhǔn)讀通路(RRP)和感測(cè)放大器(SA)的設(shè)置的架構(gòu)。
本發(fā)明的另一個(gè)方面是采用共享或者專用基準(zhǔn)讀通路(RRP)和感測(cè)放大器(SA)的架構(gòu)。
本發(fā)明的另一個(gè)方面是根據(jù)本發(fā)明的原理能夠?qū)崿F(xiàn)各種形式的SRAM存儲(chǔ)器，例如多端口SRAM、嵌入式的SRAM等。
在本說(shuō)明書(shū)下面的說(shuō)明中將說(shuō)明本發(fā)明的進(jìn)一步的方面，其中詳細(xì)說(shuō)明是為了全面公開(kāi)本發(fā)明的優(yōu)選實(shí)施例，而不是為了進(jìn)行限制。


參考下列附圖，可以更全面理解本發(fā)明，附圖僅用于說(shuō)明的目的圖1是傳統(tǒng)6T SRAM單元和外圍電路的原理圖。
圖2是圖1所示傳統(tǒng)6T SRAM單元的時(shí)序圖。
圖3是根據(jù)本發(fā)明的一個(gè)方面的SRAM單元結(jié)構(gòu)的示意圖，該圖示出感測(cè)電路和用于控制單元泄漏電流的電路。
圖4A至圖4D是圖3所示SRAM單元的時(shí)序圖。
圖5A至5F是根據(jù)本發(fā)明實(shí)施例的SRAM存儲(chǔ)器構(gòu)造的方框圖，該圖示出基準(zhǔn)和讀通路的設(shè)置。
圖6是根據(jù)本發(fā)明一個(gè)方面的雙端口SRAM單元結(jié)構(gòu)的原理圖，該圖示出感測(cè)電路和用于控制單元泄漏電流的電路。
具體實(shí)施例方式
更具體地參考附圖，為了說(shuō)明的目的，通常利用圖3至圖6所示的設(shè)備實(shí)現(xiàn)本發(fā)明。顯然，在不脫離在此公開(kāi)的基本原理的情況下，可以改變?cè)O(shè)備的配置以及各部件的細(xì)節(jié)，并且可以改變?cè)摲椒ǖ木唧w步驟和順序。
新型SRAM單元結(jié)構(gòu)及相關(guān)感測(cè)解決方案被配置以克服傳統(tǒng)SRAM架構(gòu)存在的許多問(wèn)題。一種改進(jìn)是在其上對(duì)特定功能塊設(shè)置不同門(mén)限電壓以控制泄漏的架構(gòu)。例如，對(duì)讀電路的晶體管配置低于存儲(chǔ)晶體管的電壓門(mén)限。作為第二個(gè)實(shí)例，對(duì)寫(xiě)電路配置低于存儲(chǔ)晶體管的電壓門(mén)限，而且對(duì)讀電路的晶體管配置低于寫(xiě)電路晶體管的門(mén)限電壓?？梢岳斫猓圃鞎r(shí)的不精確導(dǎo)致器件之間的門(mén)限電壓存在小的差異，然而，這些小的隨機(jī)變化不是這里要解決的問(wèn)題。在本發(fā)明中，門(mén)限電壓差響應(yīng)于所制造的晶體管的設(shè)計(jì)，而且門(mén)限的差優(yōu)選地大于約5％至10％。
圖3示出根據(jù)本發(fā)明的新型SRAM單元結(jié)構(gòu)及相關(guān)感測(cè)解決方案的示范性實(shí)施例10。在任何大小的存儲(chǔ)器塊(即，128WL×256BL)內(nèi)均可以采用該新型單元結(jié)構(gòu)。該新型結(jié)構(gòu)包括存儲(chǔ)器單元12(數(shù)據(jù)鎖存器)、基準(zhǔn)讀通路14以及感測(cè)放大器16。與圖1示出的傳統(tǒng)六晶體管SRAM單元結(jié)構(gòu)不同，圖3所示的新型SRAM單元包括8個(gè)晶體管(mpa，mpb，及mna-mnf)。6個(gè)晶體管(mpa、mpb和mna-mnd)用于存儲(chǔ)單元數(shù)據(jù)和一個(gè)寫(xiě)通路以改變單元數(shù)據(jù)，同時(shí)2個(gè)晶體管(mne、mnf)用于單元讀操作。單元讀晶體管(mne、mno)的源極與相鄰單元讀晶體管的源極連接在一起，而且鏈接到感測(cè)放大器。根據(jù)不同的設(shè)計(jì)目標(biāo)，可將整個(gè)存儲(chǔ)器塊或者整個(gè)存儲(chǔ)器塊的一部分上的所有晶體管的源節(jié)點(diǎn)連接在一起。
在該實(shí)施例中，對(duì)于給定的工作電壓，示出了邏輯門(mén)限電壓電平，其中存儲(chǔ)器單元18具有標(biāo)準(zhǔn)或者高電壓門(mén)限，同時(shí)單元讀晶體管部分20配置了較低電壓門(mén)限。
在預(yù)充電狀態(tài)，當(dāng)WWLi(寫(xiě)字線)和RWLi(讀字線)為邏輯低時(shí)，mnc、mnd和mne斷開(kāi)。當(dāng)C1為高電平而C1B為低時(shí)，mpb和mna斷開(kāi)，而mpa和mnb導(dǎo)通。因此，數(shù)據(jù)C1和C1B得以保持。由于RWLi為低，所以mne斷開(kāi)，而且盡管與圖1所示相似以Vdd預(yù)充電該位線，但是沒(méi)有從位線(BLBi)通過(guò)mne和mnf的電流通路。
所實(shí)現(xiàn)的單元結(jié)構(gòu)與傳統(tǒng)單元結(jié)構(gòu)之間的區(qū)別之一就是對(duì)讀和寫(xiě)操作使用分離的通路。在傳統(tǒng)結(jié)構(gòu)中，為了進(jìn)行快速讀寫(xiě)操作，單元存取晶體管和下拉晶體管需要是大的。然而，在這種情況下，單元泄漏電流成為問(wèn)題。在本發(fā)明的新型單元結(jié)構(gòu)中，由于讀(mne和mnf)和寫(xiě)通路(mnc和mnd)優(yōu)選地分離，而且電路(mpa、mpb、mna和mnb)的存儲(chǔ)部分與讀通路隔開(kāi)，所以實(shí)現(xiàn)了快的讀速度，而且顯著抑制了單元泄漏電流。
在傳統(tǒng)單元結(jié)構(gòu)中，由于在泄漏電流與單元讀取速度之間的折衷，所以不能輕易地配置單元晶體管，以支持不同的門(mén)限電壓。當(dāng)為了抑制單元泄漏電流，單元晶體管具有高門(mén)限電壓時(shí)，因?yàn)榫w管特別是單元存取和下拉晶體管的減小的電流驅(qū)動(dòng)能力，而使單元讀取速度降低。然而，在本發(fā)明的新型單元結(jié)構(gòu)中，可更自適應(yīng)地控制晶體管的門(mén)限電壓。例如，存儲(chǔ)塊晶體管(mpa、mpb、mna和mnb)和單元存取晶體管(mnc和mnd)優(yōu)選地配置為高門(mén)限電壓元件，以抑制泄漏電流，因?yàn)檫@些部分與單元讀操作無(wú)關(guān)。相反，單元讀晶體管(mne和mnf)配置為具有較低門(mén)限電壓，從而改善單元讀取速度。
在本發(fā)明的新型單元結(jié)構(gòu)中，電路的每個(gè)部分可配置不同的門(mén)限電壓，以滿足設(shè)計(jì)要求。通過(guò)實(shí)例，存儲(chǔ)部分(存儲(chǔ)功能塊)和寫(xiě)通路(寫(xiě)功能塊)可配置比單元讀通路(讀功能塊)的門(mén)限電平高的門(mén)限電平。通過(guò)建立不同的門(mén)限電平，可顯著抑制從位線輸出通過(guò)存儲(chǔ)部分的斷開(kāi)的晶體管和單元存取晶體管的單元泄漏電流，同時(shí)可以提高單元讀取速度。應(yīng)該理解，響應(yīng)于晶體管門(mén)限電壓的升高，晶體管的泄漏電流按指數(shù)規(guī)律減小。因此，例如，對(duì)存儲(chǔ)部分以及讀和寫(xiě)存取晶體管，電路可采用不同的門(mén)限電壓，以達(dá)到SRAM器件的期望特性范圍。圖3所示的SRAM單元結(jié)構(gòu)具有三個(gè)分離的功能塊存儲(chǔ)、寫(xiě)和讀通路。由于該SRAM的設(shè)計(jì)，根據(jù)設(shè)計(jì)要求，這些功能塊的每個(gè)可設(shè)計(jì)具有不同門(mén)限電壓的晶體管。
本發(fā)明的另一重要方面是與上述單元結(jié)構(gòu)有關(guān)的感測(cè)解決方案。在本發(fā)明的單元解決方案中，讀通路連接到位線之一。例如，在頂部單元中，讀晶體管連接到位線杠(Bit Line Bar，BLBi)，而對(duì)于下面的下一個(gè)單元，讀晶體管連接到位線(BLi)。因此，檢測(cè)位線對(duì)上的信號(hào)差的感測(cè)解決方案也很重要。位線感測(cè)解決方案可實(shí)現(xiàn)兩個(gè)重要的設(shè)計(jì)要求，即，抑制通過(guò)讀晶體管的泄漏電流以及提高感測(cè)位線上的信號(hào)差的速度。應(yīng)該注意，公用信號(hào)BLi優(yōu)選地僅設(shè)置在子存儲(chǔ)器塊中或者連接到整個(gè)塊。感測(cè)放大器16可根據(jù)位線而設(shè)置或者為多個(gè)位線所共享。
本發(fā)明的主要目的是，通過(guò)利用與傳統(tǒng)SRAM單元結(jié)構(gòu)中所使用的相比具有較高門(mén)限電壓的較小晶體管，來(lái)抑制存儲(chǔ)部分和寫(xiě)通路中的泄漏電流。還優(yōu)選使用其電壓門(mén)限比存儲(chǔ)器單元采用的電壓門(mén)限低的分離的讀通路。在新型單元中，存在與讀晶體管有關(guān)的另一個(gè)電流通路。與圖1所示的傳統(tǒng)單元結(jié)構(gòu)相同，當(dāng)位線預(yù)充電到Vdd時(shí)，即使由于讀字線(RWLi)低，讀晶體管之一被斷開(kāi)，但是仍有泄漏電流流過(guò)這些晶體管。例如，將Cl設(shè)置為Vdd，mnf導(dǎo)通，但是，由于RWLi低，mne斷開(kāi)。然而，即使該晶體管斷開(kāi)，泄漏電流仍流過(guò)晶體管mne。
在本發(fā)明的一個(gè)實(shí)施例中，通過(guò)將讀晶體管的大小提高到傳統(tǒng)尺寸的大約四倍，有助于SRAM單元讀取速度。根據(jù)本發(fā)明，讀晶體管配置較低門(mén)限電壓，以提高讀取速度，流過(guò)讀通路的泄漏電流比流過(guò)其它部分的泄漏電流大得多。因此，與新型SRAM單元結(jié)構(gòu)有關(guān)的新型感測(cè)解決方案可抑制流過(guò)讀通路的泄漏電流。
一種進(jìn)一步抑制電流的方法是，在預(yù)充電狀態(tài)下，將位線配置為浮置，這導(dǎo)致消除來(lái)自位線的電源。也就是說(shuō)，在預(yù)充電狀態(tài)期間，位線預(yù)充電晶體管(mpp1_i和mpp2_i)斷開(kāi)，然后，在讀操作之前，與傳統(tǒng)電路中相同，通過(guò)將位線設(shè)置到Vdd，位線預(yù)充電晶體管(mpp1_i和mpp2_i)被激勵(lì)。盡管該結(jié)構(gòu)可以抑制泄漏電流，但是，在寫(xiě)操作期間，單元出現(xiàn)了所謂“位線損傷”的問(wèn)題。在沒(méi)有供電時(shí)，因?yàn)榻Y(jié)泄漏電流，導(dǎo)致位線電壓虛接地。在使能寫(xiě)字線(WWLi)時(shí)，晶體管mnc和mmd導(dǎo)通，而節(jié)點(diǎn)C1和CB1分別連接到位線BLi和BLBi。由于位線電容基本上比單元晶體管的電容大，約大20倍，所以在寫(xiě)晶體管導(dǎo)通時(shí)，因?yàn)殡姾晒蚕硇?yīng)，節(jié)點(diǎn)C1和C1B放電，直到晶體管mpb使節(jié)點(diǎn)C1恢復(fù)。由于節(jié)點(diǎn)C1為高，而節(jié)點(diǎn)C1B為低，所以放電程度不同。因此，在理想情況下，盡管因?yàn)殡姾晒蚕硇?yīng)，引起節(jié)點(diǎn)C1和C1B放電，但是節(jié)點(diǎn)C1放電較少，而且由于在節(jié)點(diǎn)C1和節(jié)點(diǎn)C1B上存在信號(hào)差，所以C1和C1B的電壓最終可恢復(fù)到Vdd和Vss。
然而，如果晶體管大小和門(mén)限電壓不匹配，則可能出現(xiàn)不同的情況。例如，因?yàn)橛捎谥圃爝^(guò)程偏差而導(dǎo)致晶體管mpb的門(mén)限電壓比晶體管mpa的門(mén)限電壓低，所以節(jié)點(diǎn)C1放電可或多或少，可改變存儲(chǔ)的數(shù)據(jù)信息。也就是說(shuō)，節(jié)點(diǎn)C1和節(jié)點(diǎn)C1B上的數(shù)據(jù)可分別從高和低改變到低和高。在本發(fā)明的新型單元結(jié)構(gòu)中，有出現(xiàn)這種情況的可能。
當(dāng)位線被浮置時(shí)，要考慮關(guān)于感測(cè)操作的附加情況。例如，為了消除位線對(duì)的電壓不匹配，需要執(zhí)行額外預(yù)充電操作，以確保不出現(xiàn)無(wú)效感測(cè)。該額外操作代表速度代價(jià)，因?yàn)槠溲舆t了實(shí)際感測(cè)處理。本發(fā)明的新型單元結(jié)構(gòu)不要求采用這種額外的預(yù)充電操作。
圖(圖3)中所示的實(shí)施例提供了新穎的感測(cè)解決方案，該解決方案不需要上述預(yù)充電操作，而且可以抑制流過(guò)讀晶體管的泄漏電流。
消除預(yù)充電操作并抑制泄漏電流的感測(cè)放大器解決方案可利用合并在此被稱為基準(zhǔn)讀通路的新型新穎電路而實(shí)現(xiàn)?；鶞?zhǔn)讀通路的主要原理是，提供其電流驅(qū)動(dòng)能力為單元讀晶體管的電流驅(qū)動(dòng)能力的大約一半的電流通路。
在制造圖3所示SRAM器件實(shí)施例中，每個(gè)單元讀晶體管的寬度是“W”，如虛線包圍的單元讀取部分20的區(qū)域所示。其中其寬度為W的兩個(gè)晶體管堆疊而且兩個(gè)堆疊晶體管的漏極連接到位線，而兩個(gè)堆疊晶體管的源極連接到虛地信號(hào)，在其它SRAM單元中，該虛地信號(hào)也連接到兩個(gè)堆疊晶體管的源極。
在圖3所示頂部單元上，mne和mnf是兩個(gè)寬度為‘W’的堆疊晶體管，其中晶體管mne的一端連接到BLBi，而晶體管mnf的一端連接到以晶體管mse(A)互連兩個(gè)單元讀部分的虛線示出的虛擬信號(hào)Vg。兩個(gè)晶體管mne和mnf的另一端互相連接。虛擬信號(hào)線連接到源晶體管mse，在讀操作中，根據(jù)輸入條件，該晶體管被導(dǎo)通。在基準(zhǔn)讀通路中，兩個(gè)晶體管(例如，msa、msb、msc和msd)堆疊。每對(duì)晶體管的一端連接到每條位線。例如，晶體管msa的漏極連接到BLi，而晶體管msb的源極連接到位于源晶體管mse的漏極的Vg。晶體管msa和msb的另兩端連接在一起。晶體管msa的柵極連接到基準(zhǔn)讀字線(RRWLa)，而晶體管msb柵極連接到讀信號(hào)(RSi)。所示的晶體管msb、msc和msd的位置與晶體管msa類似。晶體管msc的漏極連接到位線BLBi，而晶體管msd的源極連接到虛地信號(hào)Vg。晶體管msc的源極和晶體管msd的漏極連接在一起。晶體管msc的柵極連接到另一個(gè)基準(zhǔn)讀字線信號(hào)(RRWLb)，而晶體管msd的柵極連接到讀信號(hào)(RSi)。RRWLa和RRWLb根據(jù)地址信息而選擇性地使能，或者在使能在另一線的讀通路時(shí)被使能(即，在選擇RRWLa時(shí)，選擇RWLi)。
應(yīng)該注意，RRWLa和RRWLb根據(jù)地址信息而選擇性地使能，或者在使能在另一線的讀通路時(shí)被使能(即，在選擇RRWLa時(shí)，選擇RWLi)。源晶體管mse的源極連接到晶體管msb和msd的源極，同時(shí)其柵極連接到讀信號(hào)RSi，而源晶體管mse的漏極連接到電源Vss。請(qǐng)注意，在該實(shí)例中，源晶體管mse是PMOS晶體管，但是可替換采用NMOS晶體管。在不脫離本發(fā)明的情況下，可以根據(jù)設(shè)計(jì)實(shí)現(xiàn)，改變堆疊晶體管msa、msb、msc和msd的次序。
標(biāo)準(zhǔn)單元中的堆疊晶體管的寬度是“W”，而晶體管(即，msa)的寬度是“W/2”。這意味著，基準(zhǔn)讀通路中的堆疊晶體管的電流驅(qū)動(dòng)能力是標(biāo)準(zhǔn)單元中的堆疊晶體管的一半。實(shí)際上，堆疊晶體管的電流驅(qū)動(dòng)能力并非正好是標(biāo)準(zhǔn)單元中的堆疊晶體管的一半，而是要求標(biāo)準(zhǔn)單元中的堆疊晶體管具有較小的電流驅(qū)動(dòng)能力。根據(jù)所期望的操作，確定基準(zhǔn)讀通路中的晶體管的大小(即，讀通路晶體管的大小的一半)。
圖4A至圖4D示出新型感測(cè)解決方案的時(shí)序方面。圖4A-4B示出RWLi被使能時(shí)的感測(cè)時(shí)序。圖4A示出在C1為高，而C1B為低時(shí)的情況，圖4B示出C1是低，而C1B是高。
在預(yù)充電周期，將位線對(duì)設(shè)置到典型為Vdd的電壓。在使能字線(即，RWLi)時(shí)，C1的數(shù)據(jù)為高，而C1B為低(圖4A)，其中晶體管mnf導(dǎo)通。存在從BLBi通過(guò)晶體管mne和mnf建立的電流通路。在具有連接到BLBi的讀晶體管的單元中，選擇連接到BLi的堆疊晶體管。換句話說(shuō)，使能信號(hào)RRWLa，以導(dǎo)通晶體管msa。為了讀取單元數(shù)據(jù)，使能讀信號(hào)RSi。在使能WWLi、RRWLa和RSi時(shí)，位線以被看作BLBi和BLi的變化斜率的不同速度放電。請(qǐng)注意，晶體管mnf的寬度是“W”，而晶體管msa的寬度是“W/2”。因此，圖4A所示的BLBi的放電斜率比圖4B所示的快，因?yàn)槠渚w管尺寸大且其電流驅(qū)動(dòng)能力強(qiáng)。因此，在選擇單元時(shí)，在位線上出現(xiàn)信號(hào)差。
在C1的數(shù)據(jù)為低時(shí)，作為晶體管mnf被斷開(kāi)的結(jié)果，不存在從位線杠通過(guò)堆疊晶體管的電流通路。因此，BLBi保持高，而僅位線BLi通過(guò)基準(zhǔn)電流通路msa和msb放電。因此，在位線上產(chǎn)生信號(hào)差。
圖4C-4D示出RWLj被使能時(shí)的感測(cè)時(shí)序。圖4C示出C2是低而C2B是高時(shí)的情況，圖4D示出C2是高而C2B是低。
當(dāng)具有連接到另一位線的單元讀晶體管的另一個(gè)單元被使能時(shí)，選擇堆疊基準(zhǔn)電流通路，以在位線上產(chǎn)生信號(hào)差。例如，在RWLj被使能，而且C2數(shù)據(jù)是低，而C2B是高時(shí)，晶體管mnf′導(dǎo)通，而且存在通過(guò)晶體管mne′和mnf′的電流通路。由于具有堆疊晶體管的單元連接到BLi，所以選擇連接到BLBi的堆疊晶體管。也就是說(shuō)，當(dāng)RWLj被使能時(shí)，使能RRLWb，并且使晶體管msc導(dǎo)通。在讀信號(hào)RSi被使能時(shí)，形成從BLBi通過(guò)晶體管msc和msd的電流通路，以使BLBi放電。如上所述，由于在基準(zhǔn)通路中的堆疊晶體管具有較小的電流驅(qū)動(dòng)能力，所以BLBi的放電斜率比Bli的放電斜率小，并且在位線上存在信號(hào)差。
在C2的數(shù)據(jù)是高，而C2B是低時(shí)，mnf′斷開(kāi)，并且不存在通過(guò)晶體管mne′和mnf′的電流通路。僅位線杠BLBi通過(guò)晶體管msc和msd放電。在位線對(duì)上，出現(xiàn)信號(hào)差。
由于虛地信號(hào)Vg連接到源晶體管，所以單元的泄漏電流量不是流過(guò)每個(gè)單元的斷開(kāi)的讀晶體管的泄漏電流的總和，而是受源晶體管mse的泄漏電流的限制。
可以理解，上面說(shuō)明了耦合到位線、用于在位線上產(chǎn)生信號(hào)差以檢測(cè)存儲(chǔ)器存儲(chǔ)單元狀態(tài)的讀字線激勵(lì)晶體管。這種感測(cè)放大器解決方案可顯著抑制泄漏電流。在該實(shí)例中，通過(guò)使基準(zhǔn)讀通路中的所有晶體管反向偏置，使用PMOS源晶體管mse減少了泄漏電流。在激活模式中，在使能RSi時(shí)，Vg的電壓被放電為Vtp，其中Vtp是源PMOS晶體管的門(mén)限電壓。當(dāng)在待機(jī)模式下RSi變成低時(shí)，或者當(dāng)不選擇有關(guān)單元時(shí)，如當(dāng)RRWLa和RRWLb是低而RSi也是低時(shí)，msa、msb、msc和msd的柵極是低，而PMOS源晶體管mse的柵極變成高。由于Vg的電壓是Vtp，msb和msd的Vss是-Vtp，這意味著晶體管msb和msd被反向偏置。由于PMOS源晶體管mse的柵極電壓是Vdd，而源極電壓是Vtp，所以晶體管mse的Vgs是Vdd-Vtp，這也意味著晶體管mse被反向偏置。由于Vg的電壓是Vtp，所以晶體管msa的源極和晶體管msb的漏極的電壓以及晶體管msc的源極和晶體管msd的漏極的電壓也是正電壓。由于晶體管msa和msc的柵極電壓是低，所以晶體管msa和msc的Vgs是負(fù)電壓，這意味著這兩個(gè)晶體管被反向偏置。即使當(dāng)諸如RRWLa或者RRWLb的基準(zhǔn)字線之一在RSi為低時(shí)為高，晶體管msb、msd和mse仍被反向偏置。因此，顯著抑制了流過(guò)基準(zhǔn)讀通路中的晶體管的泄漏電流。
一個(gè)與上述基準(zhǔn)讀通路有關(guān)的問(wèn)題是不同類型的MOS晶體管的使用。利用用于承載基準(zhǔn)電流、是NMOS晶體管的晶體管，同時(shí)源晶體管是PMOS晶體管，可實(shí)現(xiàn)一個(gè)實(shí)施例。然而，形成PMOS晶體管需要NWELL結(jié)構(gòu)，這將導(dǎo)致面積代價(jià)。為了解決這個(gè)問(wèn)題，可利用NMOS晶體管代替PMOS源晶體管。在這種情況下，基準(zhǔn)讀通路中的所有晶體管具有相同類型，可使因?yàn)镹WELL的PMOS晶體管形成所引起的面積代價(jià)最小。在NMOS源晶體管的情況下，當(dāng)柵極電壓是低以斷開(kāi)源晶體管時(shí)，由于NMOS源晶體管的源極是Vss，所以NMOS晶體管的Vgs約為0伏，而不是負(fù)電壓。因此，流過(guò)基準(zhǔn)讀通路的泄漏電流可稍許增大，然而，由于該NMOS源晶體管的泄漏電流限制了單元塊的泄漏電流，所以流過(guò)基準(zhǔn)讀通路的泄漏電流仍然非常小。
本發(fā)明感測(cè)解決方案的主要目的是具有可替換選擇的基準(zhǔn)讀通路，也就是說(shuō)，由標(biāo)準(zhǔn)單元上的位線形成電流通路，而由另一個(gè)位線形成基準(zhǔn)電流通路，以通過(guò)每個(gè)電流通路的不同電流驅(qū)動(dòng)來(lái)產(chǎn)生信號(hào)差。
當(dāng)在位線上產(chǎn)生信號(hào)差時(shí)，使能感測(cè)使能信號(hào)SAE以放大該信號(hào)差?；鶞?zhǔn)讀通路對(duì)于每位線對(duì)設(shè)置，或者可由多個(gè)位線對(duì)共享。感測(cè)放大器還可由一對(duì)位線定位，或者可由多個(gè)位線對(duì)共享。應(yīng)該明白，在不脫離本發(fā)明原理的情況下，該新穎SRAM器件可利用許多感測(cè)放大器結(jié)構(gòu)來(lái)實(shí)現(xiàn)。
通過(guò)具有不同配置的示范性實(shí)施例，圖5A至5F示出基準(zhǔn)讀通路和感測(cè)放大器的設(shè)置。在圖5A中，所示的基準(zhǔn)讀通路每小存儲(chǔ)器塊(分布式的)而設(shè)置或者由地址譯碼器控制的每存儲(chǔ)器塊(集總式的)而設(shè)置。感測(cè)放大器也是每小(子)存儲(chǔ)器塊(分布式的)或者對(duì)于每整個(gè)存儲(chǔ)器塊(集總式的)而設(shè)置，如圖5B所示。基準(zhǔn)讀通路和感測(cè)放大器可如圖5C所示以分布式的形式或者如圖5D所示以集總式的形式設(shè)置。如圖5E所示的多個(gè)基準(zhǔn)讀通路可共享該感測(cè)放大器，或者如圖5F所示的多個(gè)感測(cè)放大器可共享基準(zhǔn)讀通路。應(yīng)該認(rèn)識(shí)到，在不脫離本發(fā)明的情況下，根據(jù)在此講述的內(nèi)容，本技術(shù)領(lǐng)域內(nèi)的普通技術(shù)人員可實(shí)現(xiàn)上述實(shí)施例的組合并且可引入各種變型。
本發(fā)明的另一方面提供用于具有僅從一個(gè)位線的讀通路的單元結(jié)構(gòu)的感測(cè)解決方案。本發(fā)明的感測(cè)解決方案包括基準(zhǔn)讀通路，其可提供基準(zhǔn)電流以在位線上產(chǎn)生信號(hào)差?；鶞?zhǔn)讀通路可提供不同電流驅(qū)動(dòng)能力以消除不必要的預(yù)充電步驟，而且在位線上產(chǎn)生信號(hào)差?；鶞?zhǔn)讀通路可以是提供基準(zhǔn)電流以在位線上產(chǎn)生信號(hào)差的任何結(jié)構(gòu)。
圖6示出前述SRAM的雙端口SRAM變型。從該原理圖可以看出，基準(zhǔn)線被分開(kāi)，并且將與Vref1和Vref2進(jìn)行比較所產(chǎn)生的雙數(shù)據(jù)輸出提供到兩個(gè)分離的感測(cè)電路，從而提供兩個(gè)分離的輸出。在該圖中還可以看出，電路的功能塊配置有不同的電壓門(mén)限，例如，讀感測(cè)塊被示出合并了低Vt晶體管，該低Vt晶體管的電壓門(mén)限比靜態(tài)存儲(chǔ)鎖存器的晶體管的電壓門(mén)限低以在提高速度的同時(shí)減少泄漏。應(yīng)該明白，在不脫離在此所述內(nèi)容的情況下，可實(shí)現(xiàn)本發(fā)明的許多類似變型。
本發(fā)明提供了用于SRAM器件等的新型單元結(jié)構(gòu)。該結(jié)構(gòu)可合并用于被優(yōu)選地設(shè)計(jì)有不同門(mén)限電壓的寫(xiě)通路、讀通路及存儲(chǔ)的分離的功能塊，以在提高讀取速度的同時(shí)抑制存儲(chǔ)部分中的泄漏電流。為了降低功率需求并方便低泄漏讀操作，還描述了分離的讀字線和寫(xiě)字線的使用。還描述了差動(dòng)讀感測(cè)方式，在該方式中，堆疊晶體管的一端連接到位線而另一端連接到虛擬源節(jié)點(diǎn)，該虛擬源節(jié)點(diǎn)連接到源晶體管，以抑制存儲(chǔ)器單元塊的總泄漏電流。
盡管上面的說(shuō)明包含許多細(xì)節(jié)，但是不應(yīng)該認(rèn)為它們限制本發(fā)明的范圍，而應(yīng)該認(rèn)為它們僅用于說(shuō)明本發(fā)明的某些當(dāng)前優(yōu)選實(shí)施例。因此，應(yīng)該明白，本發(fā)明的范圍完全涵蓋對(duì)本技術(shù)領(lǐng)域技術(shù)人員顯而易見(jiàn)的其它實(shí)施例，因此，本發(fā)明范圍僅由所附權(quán)利要求限定，其中，除非明確說(shuō)明，單數(shù)用語(yǔ)中的一個(gè)(an)元件并不是指“一個(gè)和僅一個(gè)”，而是指“一個(gè)或者多個(gè)”。在此特意引用本技術(shù)領(lǐng)域普通技術(shù)人員公知的、與上述優(yōu)選實(shí)施例的元件等效的所有結(jié)構(gòu)和功能以供參考，而且意圖由本發(fā)明的權(quán)利要求涵蓋這些結(jié)構(gòu)和功能。此外，一種裝置或者方法不一定解決本發(fā)明試圖解決的每個(gè)問(wèn)題和各問(wèn)題，因?yàn)樗鼘ㄔ诒緳?quán)利要求中。此外，無(wú)意將本公開(kāi)中的元件、部件或者方法步驟奉獻(xiàn)給公眾，而無(wú)論是否在權(quán)利要求中明確引用了該元件、部件或者方法步驟。在此沒(méi)有所要求元件應(yīng)被詮釋為受35U.S.C.112的第六款之約束，除非使用短語(yǔ)“(means for)”特意引用該元件。
權(quán)利要求
1.一種提供靜態(tài)隨機(jī)存取的存儲(chǔ)器器件，包括靜態(tài)存儲(chǔ)器單元結(jié)構(gòu)，具有多個(gè)數(shù)據(jù)鎖存器；以及多個(gè)功能塊，位于所述單元結(jié)構(gòu)內(nèi)，所述塊包括至少讀、寫(xiě)和存儲(chǔ)塊；其中所述讀塊或?qū)憠K或者二者配置有低于所述存儲(chǔ)功能塊的門(mén)限電壓。
2.根據(jù)權(quán)利要求1所述的存儲(chǔ)器，其中所述讀功能塊的門(mén)限電壓低于所述寫(xiě)和存儲(chǔ)功能塊的門(mén)限電壓。
3.根據(jù)權(quán)利要求1所述的存儲(chǔ)器，其中所述讀功能塊的門(mén)限電壓低于所述寫(xiě)功能塊，而所述寫(xiě)功能塊的門(mén)限電壓低于所述存儲(chǔ)功能塊。
4.根據(jù)權(quán)利要求1所述的存儲(chǔ)器，其中所述單元結(jié)構(gòu)對(duì)于讀和寫(xiě)通路采用相同的字線。
5.根據(jù)權(quán)利要求1所述的存儲(chǔ)器，其中所述單元結(jié)構(gòu)對(duì)于讀和寫(xiě)通路采用分離的字線。
6.根據(jù)權(quán)利要求5所述的存儲(chǔ)器，其中所述讀字線激勵(lì)耦合到位線的晶體管，以在所述位線上產(chǎn)生信號(hào)差，該信號(hào)差被差動(dòng)感測(cè)以檢測(cè)存儲(chǔ)器存儲(chǔ)單元狀態(tài)。
7.根據(jù)權(quán)利要求5所述的存儲(chǔ)器，其中一組讀通路晶體管與另一組讀通路晶體管一起連接到基準(zhǔn)讀線、虛擬節(jié)點(diǎn)，其連接到感測(cè)放大器和源晶體管以抑制單元塊的泄漏電流。
8.根據(jù)權(quán)利要求7所述的存儲(chǔ)器，其中所述源晶體管包括NMOS或者PMOS晶體管。
9.根據(jù)權(quán)利要求7所述的存儲(chǔ)器，其中所述基準(zhǔn)讀通路和所述感測(cè)放大器可設(shè)置在為分布式或者是集總式的所述存儲(chǔ)器器件內(nèi)的布局配置中。
10.根據(jù)權(quán)利要求7所述的存儲(chǔ)器，其中在所述存儲(chǔ)器器件內(nèi)，可以共享配置方式或者專用配置來(lái)使用所述基準(zhǔn)讀通路和所述感測(cè)放大器。
11.根據(jù)權(quán)利要求1所述的存儲(chǔ)器，其中所述單元結(jié)構(gòu)包括多端口靜態(tài)RAM單元結(jié)構(gòu)。
12.一種具有靜態(tài)隨機(jī)存取存儲(chǔ)器配置的存儲(chǔ)器器件，包括多個(gè)靜態(tài)存儲(chǔ)器單元，由數(shù)據(jù)鎖存器形成；多個(gè)字線，用于控制讀通路；多個(gè)字線，用于控制寫(xiě)通路；以及多個(gè)功能塊，包括讀、寫(xiě)和存儲(chǔ)；其中所述功能塊至少之一配置成具有與其他功能塊不同的門(mén)限條件。
13.根據(jù)權(quán)利要求12所述的存儲(chǔ)器器件，進(jìn)一步包括虛擬節(jié)點(diǎn)，在不同位線之間，讀通路晶體管連接到該虛擬節(jié)點(diǎn)。
14.根據(jù)權(quán)利要求13所述的存儲(chǔ)器器件，進(jìn)一步包括感測(cè)放大器，配置成在位線之間執(zhí)行差動(dòng)感測(cè)。
15.根據(jù)權(quán)利要求13所述的存儲(chǔ)器器件，其中到所述虛擬節(jié)點(diǎn)的連接抑制單元塊的泄漏電流。
16.一種半導(dǎo)體存儲(chǔ)器電路，包括多個(gè)靜態(tài)存儲(chǔ)器存儲(chǔ)功能塊，具有形成存儲(chǔ)器單元的多個(gè)數(shù)據(jù)鎖存器，被配置以便被讀和寫(xiě)；存儲(chǔ)器單元讀晶體管功能塊，具有耦合到每個(gè)存儲(chǔ)功能塊的輸入而耦合到至少兩個(gè)位線之一的輸出；以及感測(cè)放大器，耦合在所述至少兩個(gè)位線之間，用于響應(yīng)于所述位線之間的差動(dòng)感測(cè)，檢測(cè)從所述數(shù)據(jù)鎖存器讀取的數(shù)據(jù)。
17.根據(jù)權(quán)利要求16所述的存儲(chǔ)器，其中根據(jù)連接到所述感測(cè)放大器和源晶體管的基準(zhǔn)讀線，執(zhí)行所述差動(dòng)感測(cè)。
18.根據(jù)權(quán)利要求16所述的存儲(chǔ)器，進(jìn)一步包括存儲(chǔ)器單元寫(xiě)功能塊，配置為將數(shù)據(jù)寫(xiě)入所述存儲(chǔ)功能塊之一。
19.根據(jù)權(quán)利要求18所述的存儲(chǔ)器，其中所述讀和/或?qū)懝δ軌K設(shè)計(jì)有低于所述存儲(chǔ)功能塊的電壓門(mén)限。
20.根據(jù)權(quán)利要求18所述的存儲(chǔ)器，其中所述單元結(jié)構(gòu)對(duì)于所述讀和寫(xiě)通路采用分離的字線。
21.根據(jù)權(quán)利要求20所述的存儲(chǔ)器，其中所述讀字線激勵(lì)耦合到所述位線的晶體管，以在所述位線上產(chǎn)生信號(hào)差用于所述差動(dòng)感測(cè)。
22.根據(jù)權(quán)利要求21所述的存儲(chǔ)器，其中一組讀通路晶體管與另一組讀通路晶體管一起連接到被連接到感測(cè)放大器及源晶體管的基準(zhǔn)讀線，以抑制單元塊的泄漏電流。
23.一種對(duì)靜態(tài)存儲(chǔ)器的單元進(jìn)行存取的方法，包括保持寫(xiě)入具有第一電壓門(mén)限電平、形成靜態(tài)存儲(chǔ)器單元的數(shù)據(jù)鎖存器的晶體管的數(shù)據(jù)；施加讀字信號(hào)，以激勵(lì)具有比第一電壓門(mén)限低的第二電壓門(mén)限的讀字晶體管；以及感測(cè)耦合到位線的感測(cè)放大器中的讀字晶體管的輸出，以產(chǎn)生數(shù)據(jù)位輸出。
24.根據(jù)權(quán)利要求23所述的方法，其中所述感測(cè)放大器耦合在兩個(gè)位線之間，而且響應(yīng)于所述兩個(gè)位線之間數(shù)據(jù)輸出的差動(dòng)感測(cè)來(lái)產(chǎn)生數(shù)據(jù)輸出。
25.根據(jù)權(quán)利要求23所述的方法，進(jìn)一步包括響應(yīng)于激勵(lì)從位線數(shù)據(jù)加載所述靜態(tài)存儲(chǔ)器單元的鎖存器的分離的寫(xiě)字線驅(qū)動(dòng)的晶體管，對(duì)所述靜態(tài)存儲(chǔ)器單元進(jìn)行寫(xiě)入。
26.根據(jù)權(quán)利要求25所述的方法，其中通過(guò)所述分離的寫(xiě)字線而激勵(lì)的所述晶體管配置了比所述鎖存器的所述晶體管低的第三電壓門(mén)限。
27.根據(jù)權(quán)利要求26所述的方法，其中所述第三電壓門(mén)限高于由所述讀字線激勵(lì)的所述晶體管的電壓門(mén)限。
28.一種對(duì)靜態(tài)存儲(chǔ)器的單元進(jìn)行存取的方法，包括保持寫(xiě)入形成靜態(tài)存儲(chǔ)器單元的數(shù)據(jù)鎖存器的晶體管的數(shù)據(jù)；施加讀字信號(hào)，以激勵(lì)讀字晶體管；以及感測(cè)耦合在位線之間而且被配置為響應(yīng)于所述兩個(gè)位線之間的差動(dòng)感測(cè)來(lái)產(chǎn)生數(shù)據(jù)輸出的感測(cè)放大器內(nèi)的讀字晶體管的輸出。
29.根據(jù)權(quán)利要求28所述的方法，進(jìn)一步包括產(chǎn)生基準(zhǔn)讀線，以便參考耦合到所述位線的讀字信號(hào)。
30.根據(jù)權(quán)利要求28所述的方法，進(jìn)一步包括利用低于所述數(shù)據(jù)鎖存器的所述晶體管的電壓門(mén)限來(lái)配置所述讀字晶體管。
31.根據(jù)權(quán)利要求28所述的方法，進(jìn)一步包括施加寫(xiě)字信號(hào)，以激勵(lì)寫(xiě)字晶體管，用于將數(shù)據(jù)寫(xiě)入所述數(shù)據(jù)鎖存器中。
32.根據(jù)權(quán)利要求31所述的方法，進(jìn)一步包括利用低于所述數(shù)據(jù)鎖存器的所述晶體管的電壓門(mén)限來(lái)配置所述寫(xiě)字晶體管。
33.根據(jù)權(quán)利要求32所述的方法，進(jìn)一步包括利用高于所述讀字晶體管的所述晶體管的電壓門(mén)限來(lái)配置所述寫(xiě)字晶體管。
全文摘要
一種用于減少泄漏電流和/或提高器件的速度的SRAM電路結(jié)構(gòu)和方法。可利用如單端口和雙端口RAM器件的技術(shù)來(lái)制造各種形式的SRAM器件。通過(guò)示例的方式，SRAM結(jié)構(gòu)采用分離的寫(xiě)和讀線，將該電路分為可以受益于具有不同門(mén)限電平的部分，而且可將連接到第一端的讀通路晶體管與連接到源晶體管的虛擬節(jié)點(diǎn)分開(kāi)。該結(jié)構(gòu)特別適于以NMOS和PMOS的組合方式或者僅以NMOS方式形成晶體管。根據(jù)本發(fā)明，可以許多不同的分布式或者集總式設(shè)置，利用被共享或者專用的基準(zhǔn)讀通路和感測(cè)塊來(lái)組織存儲(chǔ)器陣列。
文檔編號(hào)G11C11/00GK1816882SQ200480018909
公開(kāi)日2006年8月9日 申請(qǐng)日期2004年6月30日 優(yōu)先權(quán)日2003年7月1日
發(fā)明者松炯－都克 申請(qǐng)人:茲莫斯技術(shù)有限公司