一種基于pci總線技術(shù)的加解密卡的制作方法
【技術(shù)領(lǐng)域】
[0001]本實用新型涉及保護(hù)計算機或計算機系統(tǒng)的安全裝置技術(shù)領(lǐng)域，具體涉及一種基于PCI總線技術(shù)的加解密卡。
【背景技術(shù)】
[0002]隨著科技不斷發(fā)展和信息的迅速傳播，現(xiàn)有加解密卡主要采用PCI的總線連接方式。PCI的英文全稱為Peripheral Component Interconnect，即外部設(shè)備互聯(lián)總線，是于1993年推出的PC局部總線標(biāo)準(zhǔn)。PCI總線可以分為32位總線和64位總線2種，一般PC機使用32位總線，傳輸帶寬最高為133MB/s(33MHZ X 32bit/8)。服務(wù)器和高級工作站帶有64位PCI總線。目前在64位總線寬度下可達(dá)到突然傳輸速率533MB/s。PCI總線的地址總線與數(shù)據(jù)總線是分時復(fù)用的，這樣做的好處是，一方面可以節(jié)省接插件的管腳數(shù)，另一方面便于實現(xiàn)突發(fā)數(shù)據(jù)傳輸。在做數(shù)據(jù)傳輸時，由一個PCI設(shè)備做發(fā)起者(主控，Initiator或Master)，而另一個PCI設(shè)備做目標(biāo)(從設(shè)備，Target或Slave)。總線上的所有時序的產(chǎn)生與控制，都由Master來發(fā)起。PCI總線在同一時刻只能供一對設(shè)備完成傳輸，這就要求有一個仲裁機構(gòu)(Arbiter)，來決定在誰有權(quán)力拿到總線的主控權(quán)。
[0003]當(dāng)PCI總線進(jìn)行操作時，發(fā)起者(Master)先置REQ#，當(dāng)?shù)玫街俨闷?Arbiter)的許可時(GNT#)，會將FRAME#置低，并在AD總線上放置Slave地址，同時C/BE#放置命令信號，說明接下來的傳輸類型。所有PCI總線上設(shè)備都需對此地址譯碼，被選中的設(shè)備要置DEVSEL#以聲明自己被選中。然后當(dāng)IRDY#與TRDY#都置低時，可以傳輸數(shù)據(jù)。當(dāng)Master數(shù)據(jù)傳輸結(jié)束前，將FRAME#置高以標(biāo)明只剩最后一組數(shù)據(jù)要傳輸，并在傳完數(shù)據(jù)后放開IRDY#以釋放總線控制權(quán)。
【實用新型內(nèi)容】
[0004]鑒于上述問題，提出了本實用新型以便提供一種克服上述問題或者至少部分地解決上述問題的基于PCI總線技術(shù)的加解密卡，在PCI接口總線的數(shù)據(jù)通信能力的限制下，盡可能的提高加解密的處理速度。
[0005]依據(jù)本實用新型的一個方面，提供了一種基于PCI總線技術(shù)的加解密卡，包括處理單元FPGA芯片和PCI單元，其中:
[0006]所述處理單元FPGA芯片適用于配置所述加解密卡和控制數(shù)據(jù)處理，集成對程序加解密的專用加解密算法；
[0007]所述PCI單元適用于所述加解密卡與主機間數(shù)據(jù)通信。
[0008]進(jìn)一步地，還包括配置程序存儲單元Flash芯片，適用于配置所述加解密卡的所述處理單元FPGA芯片的通信方式和/或算法選擇。
[0009]進(jìn)一步地，所述PCI單元包括PCI接口模塊和PCI接口控制芯片，所述PCI接口模塊適用于所述加解密卡和主機間的數(shù)據(jù)傳輸，所述PCI接口控制芯片適用于控制所述PCI接口模塊的數(shù)據(jù)通信，為所述處理單元FPGA芯片提供主機的請求數(shù)據(jù)。
[0010]進(jìn)一步地，還包括隨機數(shù)發(fā)生單元，所述隨機數(shù)發(fā)生單元與所述處理單元FPGA芯片相連接，適用于產(chǎn)生真隨機數(shù)。
[0011]進(jìn)一步地，還包括存儲單元，其與所述處理單元FPGA芯片相連接，適用于存儲所述加解密卡處理前后的緩存數(shù)據(jù)。
[0012]進(jìn)一步的，所述緩存數(shù)據(jù)包括原始請求數(shù)據(jù)、所述處理單元FPGA芯片處理的運行緩存數(shù)據(jù)和加解密完畢數(shù)據(jù)。
[0013]本實用新型具有以下有益效果:本實用新型提供了一種基于PCI總線技術(shù)的加解密卡，包含了加解密算法的主控芯片即處理單元FPGA芯片，該加解密卡與主機的數(shù)據(jù)交換基于PCI總線技術(shù)。本實用新型主要用于數(shù)據(jù)加解密處理，使加解密卡在常規(guī)的PCI總線技術(shù)中能更充分的利用有限的數(shù)據(jù)帶寬達(dá)到更高的處理速度。該種加解密卡適合于對不支持PCI Express總線技術(shù)的舊型號設(shè)備升級。
[0014]上述說明僅是本實用新型技術(shù)方案的概述，為了能夠更清楚了解本實用新型的技術(shù)手段，而可依照說明書的內(nèi)容予以實施，并且為了讓本實用新型的上述和其它目的、特征和優(yōu)點能夠更明顯易懂，以下特舉本實用新型的【具體實施方式】。
【附圖說明】
[0015]通過閱讀下文優(yōu)選實施方式的詳細(xì)描述，各種其他的優(yōu)點和益處對于本領(lǐng)域普通技術(shù)人員將變得清楚明了。說明書附圖僅用于示出優(yōu)選實施方式的目的，而并不認(rèn)為是對本實用新型的限制。顯而易見地，下面描述的附圖僅僅是本實用新型的一些實施例，對于本領(lǐng)域普通技術(shù)人員來講，在不付出創(chuàng)造性勞動的前提下，還可以根據(jù)這些附圖獲得其他的附圖。而且在整個附圖中，用相同的參考符號表示相同的部件。在附圖中:
[0016]圖1示出了根據(jù)本實用新型實施例一的基于PCI總線技術(shù)的加解密卡結(jié)構(gòu)示意圖；
[0017]圖2示出了根據(jù)本實用新型實施例二的基于PCI總線技術(shù)的加解密卡結(jié)構(gòu)示意圖。
【具體實施方式】
[0018]下面將參照附圖更詳細(xì)地描述本公開的示例性實施例。雖然附圖中顯示了本公開的示例性實施例，然而應(yīng)當(dāng)理解，可以以各種形式實現(xiàn)本公開而不應(yīng)被這里闡述的實施例所限制。相反，提供這些實施例是為了能夠更透徹地理解本公開，并且能夠?qū)⒈竟_的范圍完整的傳達(dá)給本領(lǐng)域的技術(shù)人員。
[0019]需要說明的是，在說明書及權(quán)利要求當(dāng)中使用了某些詞匯來指稱特定組件。本領(lǐng)域技術(shù)人員應(yīng)可以理解，硬件制造商可能會用不同名詞來稱呼同一個組件。本說明書及權(quán)利要求并不以名詞的差異來作為區(qū)分組件的方式，而是以組件在功能上的差異來作為區(qū)分的準(zhǔn)則。如在通篇說明書及權(quán)利要求當(dāng)中所提及的“包含”或“包括”為一開放式用語，故應(yīng)解釋成“包含但不限定于”。說明書后續(xù)描述為實施本實用新型的較佳實施方式，然所述描述乃以說明書的一般原則為目的，并非用以限定本實用新型的范圍。本實用新型的保護(hù)范圍當(dāng)視所附權(quán)利要求所界定者為準(zhǔn)。
[0020]為便于對本實用新型實施例的理解，下面將結(jié)合附圖以具體實施例為例做進(jìn)一步的解釋說明，且各個附圖并不構(gòu)成對本實用新型實施例的限定。
[0021]實施例一、基于PCI總線技術(shù)的加解密卡。
[0022]圖1為本實用新型實施例一的基于PCI總線技術(shù)的加解密卡結(jié)構(gòu)示意圖，如圖1所示，本實用新型實施例包括處理單元FPGA芯片101和PCI單元104，其中:
[0023]所述處理單元FPGA芯片101適用于配置所述加解密卡和控制數(shù)據(jù)處理，集成對程序加解密的專用加解密算法；
[0024]所述PCI單元104適用于所述加解密卡與主機間數(shù)據(jù)通信。
[0025]本發(fā)明實施例中優(yōu)選的，還包括配置程序存儲單元Flash芯片，適用于配置所述加解密卡的所述處理單元FPGA芯片101的通信方式和/或算法選擇。
[0026]本發(fā)明實施例中優(yōu)選的，所述PCI單元104包括PCI接口模塊和PCI接口控制芯片，所述PCI接口模塊適用于所述加解密卡和主機間的數(shù)據(jù)傳輸，所述PCI接口控制芯片適用于控制所述PCI接