連接到外部設(shè)備；
[0057]控制總線接口 11通過(guò)單向控制線對(duì)外連接到外部設(shè)備。
[0058]更進(jìn)一步，這種具有多工作模式的嵌入式可重構(gòu)處理器是在單片F(xiàn)PGA芯片上實(shí)現(xiàn)的；所述采樣剖析器7是利用FPGA的可編程邏輯資源配置實(shí)現(xiàn)的。
[0059]更近一步，所述通用處理核中I的寄存器組102由三十二個(gè)通用寄存器構(gòu)成。
[0060]實(shí)施例2
[0061]參見圖2至圖4所示，所述具有多工作模式的嵌入式可重構(gòu)處理器的指令集包括普通指令和定制指令。
[0062]更進(jìn)一步，所述普通指令在通用處理核I上執(zhí)行，所述定制指令在可重構(gòu)陣列4上執(zhí)行。
[0063]更進(jìn)一步，所述具有多工作模式的嵌入式可重構(gòu)處理器的工作模式包括簡(jiǎn)單模式、剖析模式和完整模式；所述簡(jiǎn)單模式用于執(zhí)行普通指令；所述剖析模式用于指導(dǎo)定制指令的生成；所述完整模式用于執(zhí)行定制指令。
[0064]更進(jìn)一步，所述的指令譯碼器2對(duì)普通指令和需定制指令進(jìn)行指令分類判斷，如果為普通指令則進(jìn)入簡(jiǎn)單模式，如果為定制指令則進(jìn)入剖析模式。
[0065]更進(jìn)一步，所述簡(jiǎn)單模式下的所有的指令都由通用處理核I執(zhí)行，所述通用處理核I通過(guò)配置控制器5控制可重構(gòu)陣列4和采樣剖析器7不參與工作，其步驟為:
[0066]Al、指令譯碼器2將接收到的普通指令進(jìn)行譯碼后存入通用處理核I的寄存器組102 ；.
[0067]A2、通用處理核I的執(zhí)行部件101調(diào)取寄存器組102中的譯碼后的普通指令進(jìn)行執(zhí)行操作，然后將執(zhí)行后的指令存入數(shù)據(jù)緩存9 ;
[0068]A3、通用處理核I的數(shù)據(jù)選擇器103對(duì)數(shù)據(jù)緩存9進(jìn)行訪存操作，選取所需的指令寫回通用處理核I的寄存器組102中。
[0069]更進(jìn)一步，所述剖析模式下的所有指令都由通用處理核I執(zhí)行，所述通用處理核I通過(guò)配置控制器5控制可重構(gòu)陣列4不參與工作，采樣剖析器7參與工作，其步驟為:
[0070]B1、指令譯碼器2將接收到的需定制指令進(jìn)行譯碼后傳輸至采樣剖析器7 ;
[0071]B2、采樣剖析器7對(duì)譯碼后的指令進(jìn)行剖析，并將剖析得到的配置信息保存到數(shù)據(jù)緩存9，然后再保存到配置信息存儲(chǔ)器6中；
[0072]B3、配置信息存儲(chǔ)器6將需定制指令進(jìn)行編譯和優(yōu)化生成定制指令。
[0073]更進(jìn)一步，所述完整模式下所述通用處理核I通過(guò)配置控制器5控制可重構(gòu)陣列4和采樣剖析器7參與工作，其步驟為:
[0074]Cl、指令譯碼器2將接收到的定制指令進(jìn)行譯碼后發(fā)送到可重構(gòu)陣列4的輸入緩沖接口 301 ；
[0075]C2、可重構(gòu)陣列4對(duì)接收到的譯碼后的定制指令進(jìn)行處理后通過(guò)其封裝接口的輸出緩沖接口 303寫回到通用處理核I的寄存器組102中。
[0076]更進(jìn)一步，步驟Cl中，所述可重構(gòu)陣列4接收到譯碼后的定制指令后判斷是否需要對(duì)陣列架構(gòu)進(jìn)行重構(gòu)；如果判斷為否，則通用處理核I直接執(zhí)行該定制指令，如果判斷為是，則配置控制器5通過(guò)可重構(gòu)陣列4封裝接口 3中的數(shù)據(jù)緩沖接口 302把配置信息存儲(chǔ)器6中的配置數(shù)據(jù)發(fā)送到可重構(gòu)陣列4，重新配置可重構(gòu)陣列4的組成結(jié)構(gòu)，然后再由通用處理核I執(zhí)行相應(yīng)的定制指令。
[0077]其中指令譯碼器2對(duì)輸入的指令進(jìn)行分類，判斷其為簡(jiǎn)單指令或者定制指令如果為簡(jiǎn)單指令則進(jìn)入簡(jiǎn)單模式，如為定制指令則進(jìn)入剖析模式；簡(jiǎn)單模式就是一般的通用處理核I的執(zhí)行模式，通過(guò)取指、譯碼、執(zhí)行、訪存寫回完成一條普通指令的執(zhí)行。在簡(jiǎn)單模式下，所有指令都由通用處理核I執(zhí)行，采樣剖析器7和可重構(gòu)陣列4均不工作，不產(chǎn)生新的定制指令；在處理器剛啟動(dòng)開始工作時(shí)，運(yùn)行于簡(jiǎn)單模式，進(jìn)行系統(tǒng)初始化。此時(shí)通用處理核I加載并執(zhí)行一個(gè)初始化程序，執(zhí)行必要的配置，使FPGA芯片上的可重構(gòu)邏輯資源處于就緒狀態(tài)。在剖析模式下，所有指令都由通用處理核I執(zhí)行，可重構(gòu)陣列4不工作，通用處理核I通過(guò)配置控制器5控制采樣剖析器7工作進(jìn)行剖析過(guò)程；處理器一般在應(yīng)用程序有較高的性能要求時(shí)進(jìn)入剖析模式。完整模式是處理器正常工作時(shí)的執(zhí)行模式，在完整模式下，可重構(gòu)陣列4通過(guò)判斷執(zhí)行該定制指令的相應(yīng)功能部件是否已在可重構(gòu)陣列中實(shí)現(xiàn)，如果存在則直接執(zhí)行該條指令，否則配置控制器5將把配置信息存儲(chǔ)器6中的配置數(shù)據(jù)發(fā)送到可重構(gòu)陣列4，重新配置可重構(gòu)陣列的組成結(jié)構(gòu)，然后再執(zhí)行相應(yīng)的定制指令。
[0078]上述實(shí)施例僅用來(lái)進(jìn)一步說(shuō)明本發(fā)明的一種具有多工作模式的嵌入式可重構(gòu)處理器，但本發(fā)明并不局限于實(shí)施例，凡是依據(jù)本發(fā)明的技術(shù)實(shí)質(zhì)對(duì)以上實(shí)施例所作的任何簡(jiǎn)單修改、等同變化與修飾，均落入本發(fā)明技術(shù)方案的保護(hù)范圍內(nèi)。
【主權(quán)項(xiàng)】
1.一種具有多工作模式的嵌入式可重構(gòu)處理器，其特征在于:包括通用處理核、指令譯碼器、可重構(gòu)陣列、配置控制器、配置信息存儲(chǔ)器、采樣剖析器、指令緩存、數(shù)據(jù)緩存、數(shù)據(jù)/地址總線接口及控制總線接口； 所述通用處理核包括執(zhí)行部件、寄存器組和數(shù)據(jù)選擇器； 所述可重構(gòu)陣列為帶有封裝接口的可重構(gòu)陣列，其封裝接口包括輸入緩沖接口、數(shù)據(jù)緩沖接口和輸出緩沖接口； 所述通用處理核的控制輸出端口通過(guò)單向控制線分別連接到指令譯碼器的控制輸入端口、配置控制器的控制輸入端口、數(shù)據(jù)/地址總線接口的控制輸入端口、控制總線接口的控制輸入端口以及可重構(gòu)陣列的封裝接口； 所述配置控制器的控制輸出端口通過(guò)單向控制線分別連接到配置信息存儲(chǔ)器的控制輸入端口、采樣剖析器的控制輸入端口以及可重構(gòu)陣列的封裝接口； 指令緩存的數(shù)據(jù)輸入端口通過(guò)單向數(shù)據(jù)線與數(shù)據(jù)/地址總線接口的數(shù)據(jù)輸出端口連接；指令緩存的數(shù)據(jù)輸出端口通過(guò)單向數(shù)據(jù)線連接到指令譯碼器的數(shù)據(jù)輸入端口； 指令譯碼器的數(shù)據(jù)輸出端口通過(guò)單向數(shù)據(jù)線分別連接到通用處理核的數(shù)據(jù)輸入端口、采樣剖析器的數(shù)據(jù)輸入端口以及可重構(gòu)陣列的封裝接口； 數(shù)據(jù)緩存的數(shù)據(jù)端口通過(guò)雙向數(shù)據(jù)線分別與數(shù)據(jù)/地址總線接口的數(shù)據(jù)端口、寄存器組的數(shù)據(jù)端口、采樣剖析器的數(shù)據(jù)端口、配置信息存儲(chǔ)器的數(shù)據(jù)端口互連； 配置信息存儲(chǔ)器的數(shù)據(jù)輸出端口通過(guò)單向數(shù)據(jù)線分別連接到采樣剖析器的數(shù)據(jù)輸入端口和可重構(gòu)陣列的封裝接口； 寄存器組的數(shù)據(jù)端口通過(guò)雙向數(shù)據(jù)線與可重構(gòu)陣列的封裝接口互連； 數(shù)據(jù)/地址總線接口通過(guò)雙向數(shù)據(jù)線連接到外部設(shè)備； 控制總線接口通過(guò)單向控制線對(duì)外連接到外部設(shè)備。
2.根據(jù)權(quán)利要求1所述的一種具有多工作模式的嵌入式可重構(gòu)處理器，其特征在于:這種具有多工作模式的嵌入式可重構(gòu)處理器是在單片F(xiàn)PGA芯片上實(shí)現(xiàn)的；所述采樣剖析器是利用FPGA的可編程邏輯資源配置實(shí)現(xiàn)的。
3.根據(jù)權(quán)利要求1所述的一種具有多工作模式的嵌入式可重構(gòu)處理器，其特征在于:所述具有多工作模式的嵌入式可重構(gòu)處理器的指令集包括普通指令和定制指令。
4.根據(jù)權(quán)利要求3所述的一種具有多工作模式的嵌入式可重構(gòu)處理器，其特征在于:所述普通指令在通用處理核上執(zhí)行，所述定制指令在可重構(gòu)陣列上執(zhí)行。
5.根據(jù)權(quán)利要求3所述的一種具有多工作模式的嵌入式可重構(gòu)處理器，其特征在于:所述具有多工作模式的嵌入式可重構(gòu)處理器的工作模式包括簡(jiǎn)單模式、剖析模式和完整模式；所述簡(jiǎn)單模式用于執(zhí)行普通指令；所述剖析模式用于指導(dǎo)定制指令的生成；所述完整模式用于執(zhí)行定制指令。
6.根據(jù)權(quán)利要求5所述的一種具有多工作模式的嵌入式可重構(gòu)處理器，其特征在于:所述的指令譯碼器對(duì)普通指令和需定制指令進(jìn)行指令分類判斷，如果為普通指令則進(jìn)入簡(jiǎn)單模式，如果為定制指令則進(jìn)入剖析模式。
7.根據(jù)權(quán)利要求6所述的一種具有多工作模式的嵌入式可重構(gòu)處理器，其特征在于:所述簡(jiǎn)單模式下的所有的指令都由通用處理核執(zhí)行，所述通用處理核通過(guò)配置控制器控制可重構(gòu)陣列和采樣剖析器不參與工作，其步驟為: Al、指令譯碼器將接收到的普通指令進(jìn)行譯碼后存入通用處理核的寄存器組；.A2、通用處理核的執(zhí)行部件調(diào)取寄存器組中的譯碼后的普通指令進(jìn)行執(zhí)行操作，然后將執(zhí)行后的指令存入數(shù)據(jù)緩存； A3、通用處理核的數(shù)據(jù)選擇器對(duì)數(shù)據(jù)緩存進(jìn)行訪存操作，選取所需的指令寫回通用處理核的寄存器組中。
8.根據(jù)權(quán)利要求6所述的一種具有多工作模式的嵌入式可重構(gòu)處理器，其特征在于:所述剖析模式下的所有指令都由通用處理核執(zhí)行，所述通用處理核通過(guò)配置控制器控制可重構(gòu)陣列不參與工作，采樣剖析器參與工作，其步驟為: B1、指令譯碼器將接收到的需定制指令進(jìn)行譯碼后傳輸至采樣剖析器； B2、采樣剖析器對(duì)譯碼后的指令進(jìn)行剖析，并將剖析得到的配置信息保存到數(shù)據(jù)緩存，然后再保存到配置信息存儲(chǔ)器中； B3、配置信息存儲(chǔ)器將需定制指令進(jìn)行編譯和優(yōu)化生成定制指令。
9.根據(jù)權(quán)利要求8所述的一種具有多工作模式的嵌入式可重構(gòu)處理器，其特征在于:所述完整模式下所述通用處理核通過(guò)配置控制器控制可重構(gòu)陣列和采樣剖析器參與工作，其步驟為: Cl、指令譯碼器將接收到的定制指令進(jìn)行譯碼后發(fā)送到可重構(gòu)陣列的輸入緩沖接口 ； C2、可重構(gòu)陣列對(duì)接收到的譯碼后的定制指令進(jìn)行處理后通過(guò)其封裝接口的輸出緩沖接口寫回到通用處理核的寄存器組中。
10.根據(jù)權(quán)利要求9所述的一種具有多工作模式的嵌入式可重構(gòu)處理器，其特征在于:步驟Cl中，所述可重構(gòu)陣列接收到譯碼后的定制指令后判斷是否需要對(duì)陣列架構(gòu)進(jìn)行重構(gòu)；如果判斷為否，則通用處理核直接執(zhí)行該定制指令，如果判斷為是，則配置控制器通過(guò)可重構(gòu)陣列封裝接口中的數(shù)據(jù)緩沖接口把配置信息存儲(chǔ)器中的配置數(shù)據(jù)發(fā)送到可重構(gòu)陣列，重新配置可重構(gòu)陣列的組成結(jié)構(gòu)，然后再由通用處理核執(zhí)行相應(yīng)的定制指令。
【專利摘要】本發(fā)明公開了一種具有多工作模式的嵌入式可重構(gòu)處理器，其特征在于：包括通用處理核、指令譯碼器、可重構(gòu)陣列、配置控制器、配置信息存儲(chǔ)器、采樣剖析器、指令緩存、數(shù)據(jù)緩存、數(shù)據(jù)/地址總線接口及控制總線接口；能通過(guò)對(duì)可重構(gòu)陣列和采樣剖析器的配置而在簡(jiǎn)單模式、剖析模式和完整模式三種工作模式下運(yùn)行計(jì)算機(jī)程序。本發(fā)明根據(jù)不同計(jì)算機(jī)程序的特點(diǎn)，為其定制專門的處理指令和配置相應(yīng)的硬件部件，極大地提高了執(zhí)行效率和處理器的靈活性；同時(shí)，在剖析過(guò)程中使用了采樣技術(shù)，能夠有效降低運(yùn)行開銷。
【IPC分類】G06F15-78
【公開號(hào)】CN104750660
【申請(qǐng)?zhí)枴緾N201510162244
【發(fā)明人】張惠臻, 謝維波, 王成
【申請(qǐng)人】華僑大學(xué)
【公開日】2015年7月1日
【申請(qǐng)日】2015年4月8日