一種基于嵌入式處理器的數(shù)字示波器的制造方法
【技術(shù)領(lǐng)域】
[0001] 本實用新型屬于電子測量儀器技術(shù)領(lǐng)域，設(shè)及一種數(shù)字示波器，具體設(shè)及一種基 于嵌入式處理器NIOSII的數(shù)字示波器。
【背景技術(shù)】
[0002] 數(shù)字示波器是設(shè)計、制造和維修電子設(shè)備不可或缺的工具，能夠把肉眼無法觀察 的電信號轉(zhuǎn)換為可W看得見的圖像，便于研究該種電現(xiàn)象的變化過程。傳統(tǒng)的模擬示波器 由于功能單一、測量精度不高，應用受到限制。數(shù)字存儲示波器采用微處理器進行采集、處 理和測量分析，測量精度和處理速度大大提升。與傳統(tǒng)的模擬示波器相比，數(shù)字示波器不僅 可W存儲波形、體積小、功耗低、使用方便等優(yōu)點，而且還有強大的信號實時分析和處理功 能。
[0003] 目前，市場上的數(shù)字示波器已經(jīng)擁有強大的測量功能，但是仍存價格昂貴、攜帶不 便、專用性和針對性差等缺點。 【實用新型內(nèi)容】
[0004] 為了解決上述的技術(shù)問題，本實用新型提供了一種價格低廉、攜帶方便、專用性和 針對性強的數(shù)字示波器。
[0005]本實用新型所采用的技術(shù)方案是；一種基于嵌入式處理器的數(shù)字示波器，其特征 在于泡括FPGA電路、可控增益放大電路、現(xiàn)順電路、采樣保持電路、AD轉(zhuǎn)換電路，顯示屏和 矩陣鍵盤；所述的可控增益放大電路是數(shù)字示波器的前端，直接連接輸入信號；所述的可 控增益放大電路、采樣保持電路、AD轉(zhuǎn)換電路和FPGA電路串聯(lián)連接；所述的可控增益放大 電路、測頻電路和FPGA電路串聯(lián)連接；所述的FPGA分別與所述的可控增益放大電路、測頻 電路、采樣保持電路、AD轉(zhuǎn)換電路、顯示屏和矩陣鍵盤連接，用于控制所述的可控增益放大 電路、測頻電路、采樣保持電路、AD轉(zhuǎn)換電路工作、及完成數(shù)字示波器與用戶的交互功能。
[0006]作為優(yōu)選，所述的FPGA電路的核屯、器件為Nios II嵌入式處理器。
[0007]作為優(yōu)選，所述的可控增益放大電路由小信號放大電路與大信號放大電路組成， 采用寬帶、高性能運放〇PA656、OPA847和THS3001，由FPGA電路控制繼電器切換0PA656的 反饋電阻，改變信號放大倍數(shù)，提高信號信噪比。
[000引作為優(yōu)選，所述的可控增益放大電路還配置有7階無源己特沃斯濾波器，濾除高 頻噪聲，濾波器的截止頻率是lOMHz。
[0009] 作為優(yōu)選，所述的測頻電路由兩部分組成，第一部分是0PA656飽和放大電路，第 二部分是由高速比較器TLV3501實現(xiàn)的滯回比較電路。
[0010] 作為優(yōu)選，所述的采樣保持電路由放大器THS4011、模擬開關(guān)TS5A3166、220pF的采樣保持電容、可編程延時巧片AD9501組成；兩個放大器THS4011用作隔離模擬開關(guān) TS5A3166和采樣保持電容，模擬開關(guān)TS5A3166的開啟和關(guān)斷對應采樣保持電路的采樣和 保持狀態(tài)；可編程延時巧片AD9501實現(xiàn)對采樣保持時鐘的精準延時，產(chǎn)生步進延時的采樣 序列脈沖，實現(xiàn)對高頻信號的采集。
[0011] 作為優(yōu)選，所述的AD轉(zhuǎn)換電路采用12位高速AD轉(zhuǎn)換巧片ADS805,所述的采樣保 持電路的輸出信號從同相端輸入，AD轉(zhuǎn)換巧片ADS805的反相端連接到內(nèi)部2. 5V參考電平， 用于采集0~5V的信號。
[0012] 作為優(yōu)選，所述的顯示屏采用TFT顯示器，并由FPGA電路驅(qū)動顯示。
[0013] 本實用新型WNIOSII為控制核屯、，能夠?qū)?shù)據(jù)進行快速的采集和分析測量。用 FPGA電路控制時序，能夠保證數(shù)字示波器進行精準的增益控制和AD等效采樣；本實用新 型合理地設(shè)置了信號的放大倍數(shù)，選用了高性能的器件，采取了濾波、去禪等降低噪聲的技 術(shù)，提高了數(shù)字示波器的采樣精度和可靠性。本實用新型能顯示信號波形，測量各種常用的 電量參數(shù)，性能穩(wěn)定可靠，操作簡便。
【附圖說明】
[0014] 圖1;為本實用新型實施例的結(jié)構(gòu)圖。
[0015] 圖2 ;為本實用新型實施例的小信號放大器電路圖。
[0016] 圖3 ;為本實用新型實施例的大信號放大器電路圖。
[0017] 圖4;為本實用新型實施例的測頻電路圖。
[0018] 圖5 ;為本實用新型實施例的等效采樣原理圖。
[0019]圖6;為本實用新型實施例的采樣保持電路圖。
[0020] 圖7 ;為本實用新型實施例的AD轉(zhuǎn)換電路電路圖。
【具體實施方式】
[0021] 為了便于本領(lǐng)域普通技術(shù)人員理解和實施本實用新型，下面結(jié)合附圖及實施例對 本實用新型作進一步的詳細描述，應當理解，此處所描述的實施示例僅用于說明和解釋本 實用新型，并不用于限定本實用新型。
[0022] 請見圖1，本實施例提供的一種基于嵌入式處理器的數(shù)字示波器，包括FPGA電路、 可控增益放大電路、測頻電路、采樣保持電路、AD轉(zhuǎn)換電路，顯示屏和矩陣鍵盤；FPGA電路 采用Altera公司的切cloneIII系列器件，核屯、器件為NiosII嵌入式處理器；可控增益放 大電路是數(shù)字示波器的前端，直接連接輸入信號；可控增益放大電路、采樣保持電路、AD轉(zhuǎn) 換電路和FPGA電路串聯(lián)連接；可控增益放大電路、測頻電路和FPGA電路串聯(lián)連接；FPGA分 別與可控增益放大電路、測頻電路、采樣保持電路、AD轉(zhuǎn)換電路、顯示屏和矩陣鍵盤連接，用 于控制可控增益放大電路、現(xiàn)順電路、采樣保持電路、AD轉(zhuǎn)換電路工作、及完成數(shù)字示波器 與用戶的交互功能。
[0023] 本實施例的可控增益放大電路由小信號放大電路與大信號放大電路組成，采用寬 帶、高性能運放0PA656,0PA847和THS3001，由FPGA電路控制繼電器切換0PA656的反饋電 阻，改變信號放大倍數(shù)，提高信號信噪比。
[0024] 如圖2所示，為本實施例的小信號放大電路圖。為實現(xiàn)IMQ的輸入阻抗，系統(tǒng) 0PA847化4)對地接1.77MQ電阻R22，T服300UU1)對地接3MQ電阻R8。小信號放大電路 中，2mV到16mV電壓放大250倍，16mV到SOmV電壓放大62. 5倍。第一級0PA847扣4)固定 放大40倍，之后通過由電阻R19、R23,電感L4、L5、L6,電容C8、CIO、C11、C12組成的IOMHz 截止頻率的7階無源己特沃斯低通濾波器。信號通過C7隔離直流信號后進入0PA656扣5)， 0PA656通過繼電器S2切換對地電阻Rll和R15實現(xiàn)12. 5倍和3. 125倍的變化，最終實現(xiàn) 250倍和62. 5倍的放大。呪3管腳對地電阻R24是為了通過偏置電流。
[002引如圖3所示，為本實施例的大信號放大電路圖。SOmV至IjSOOmV的信號應該放大 6. 25倍，SOOmV到8V信號放大0.625倍。為了實現(xiàn)最大8VPP的信號輸入，第一級采用 T服3001扣1)進行電壓跟隨。第二級使用OPA656扣2)進行1倍和10倍的放大切換，之后通 過由電阻R7、R33,電感11、L2、L3,電容C3、C4、C5、C6組成的同樣截止頻率的低通濾波，最 后信號通過OPA656扣3)進行2. 5倍固定放大，最終實現(xiàn)6. 25倍和0. 625倍的放大。
[0026] 本實施例的可控增益放大電路還配置有7階無源己特沃斯濾波器，濾除高頻噪 聲，濾波器的截止頻率是IOMHz。
[0027] 如圖4所示，為本實施例的測頻電路圖。測頻電路由兩部分組成，第一部分是 OPA656飽和放大電路，第二部分是由高速比較器TLV3501實現(xiàn)的滯回比較電路。測頻 電路的輸入信號是可控增益放大器的輸出信號?？煽卦鲆娣糯笃鞯妮敵鲂盘柗确秶?SOOmVpp~5Vpp。OPA656飽和放大電路扣6)將輸入信號固定放大15. 5倍，輸出信號飽和截 止。飽和放大后的信號經(jīng)過高速比較器TLV3501扣7)進行滯回比較。高速比較器TLV3501 是僅有4. 5ns延時，軌到軌輸出的高速比較器，非常適合本實施例最高頻率達IOMHz的電壓 比較。
[002引如圖5所示，為本實施例的等效采樣原理圖。為了保證采集到的信號不失真，根據(jù) 奈奎斯特采樣定理，采樣率至少是信號的2倍。在實際的工程應用中，為了保證波形不失 真，一般要W10倍W上的采樣率采集信號。本實施例的采樣率設(shè)置為20倍的信號頻率，即 一個信號周期采集20個點。該要求采樣率最高達到200MHz，用等效采樣的原理實現(xiàn)。等效 采樣的基本原理是通過多次觸發(fā)，多次采樣而獲得并重建信號波形。前