一種嵌入式人工神經(jīng)網(wǎng)絡(luò)處理器的接口裝置的制造方法
【技術(shù)領(lǐng)域】
[0001]本實(shí)用新型涉及一種嵌入式人工神經(jīng)網(wǎng)絡(luò)處理器的接口，具體涉及一種基于FPGA的人工神經(jīng)網(wǎng)絡(luò)處理器與嵌入式ARM微處理器的接口裝置。
【背景技術(shù)】
[0002]人工神經(jīng)網(wǎng)絡(luò)處理器的硬件實(shí)現(xiàn)是人工神經(jīng)網(wǎng)絡(luò)研宄領(lǐng)域的重要課題。目前與ARM微處理器相結(jié)合來實(shí)現(xiàn)數(shù)據(jù)的傳輸和控制的接口方案很少。本實(shí)用新型設(shè)計(jì)通過對人工神經(jīng)網(wǎng)絡(luò)處理器與嵌入式ARM微處理器的接口設(shè)計(jì)，實(shí)現(xiàn)數(shù)據(jù)的并行傳輸、分類存儲以及操作控制，提高數(shù)據(jù)傳輸、存儲和處理的效率。

【發(fā)明內(nèi)容】

[0003]本實(shí)用新型基于FPGA的人工神經(jīng)網(wǎng)絡(luò)處理器與ARM微處理器的接口裝置，滿足處理器之間的高效數(shù)據(jù)傳輸、存儲與控制。
[0004]本新型實(shí)用提供的人工神經(jīng)網(wǎng)絡(luò)處理器接口裝置由狀態(tài)/控制寄存器、神經(jīng)網(wǎng)絡(luò)處理器控制線、狀態(tài)忙、中斷判別電路、雙FIFO樣本數(shù)據(jù)存儲單元、輸出選擇開關(guān)、雙口 RAM權(quán)值存儲單元、結(jié)果存儲單元、結(jié)構(gòu)參數(shù)寄存器、內(nèi)部總線、ARM總線、輸入選擇開關(guān)、中斷請求控制線、狀態(tài)控制線和啟?？刂凭€組成。其中狀態(tài)/控制寄存器一端通過神經(jīng)網(wǎng)絡(luò)處理器控制線與人工神經(jīng)網(wǎng)絡(luò)處理器相連接，另一端通過狀態(tài)控制線和啟停控制線與ARM微處理器相連接；中斷判別電路通過內(nèi)部總線與接口外的人工神經(jīng)網(wǎng)絡(luò)處理器相連接，用于接收來運(yùn)算過程中產(chǎn)生的誤差信號及迭代步數(shù)等數(shù)據(jù)；中斷判別電路通過中斷請求控制線與ARM微處理器相連接，用于輸出中斷請求；中斷判別電路通過狀態(tài)忙線與狀態(tài)/控制寄存器相連接，用于狀態(tài)寄存器的置位；輸入選擇開關(guān)、雙口 RAM權(quán)值存儲單元、結(jié)果存儲單元、結(jié)構(gòu)參數(shù)寄存器通過ARM總線與ARM微處理器相連接，用于接收相關(guān)數(shù)據(jù)；輸出選擇開關(guān)、雙口 RAM權(quán)值存儲單元、結(jié)果存儲單元、結(jié)構(gòu)參數(shù)寄存器通過內(nèi)部總線與人工神經(jīng)網(wǎng)絡(luò)處理器相連接。
[0005]中斷判別電路用來判別所產(chǎn)生的中斷，包括收斂中斷、誤差不滿足條件導(dǎo)致的非收斂中斷、迭代步數(shù)不滿足條件導(dǎo)致的非收斂中斷，向ARM微處理器發(fā)出中斷請求。
[0006]雙FIFO樣本數(shù)據(jù)存儲單元用來接收存儲來自ARM的樣本數(shù)據(jù)和工作數(shù)據(jù)，并提供給內(nèi)部總線提供給人工精神網(wǎng)絡(luò)處理器進(jìn)行運(yùn)算。其形式采用雙FIFO存儲器，與輸入選擇開關(guān)和輸入選擇開關(guān)相結(jié)合，通過選擇開關(guān)的切換以乒乓操作的方式對數(shù)據(jù)進(jìn)行讀寫操作。
[0007]所述的雙口 RAM權(quán)值存儲單元用來存放網(wǎng)絡(luò)訓(xùn)練所需的權(quán)值，包括初始權(quán)值、動態(tài)權(quán)值和穩(wěn)定權(quán)值；權(quán)值提供給運(yùn)算模塊進(jìn)行處理。其形式采用雙口 RAM存儲器，便于使用不同的時鐘進(jìn)行讀寫操作。
[0008]所述的結(jié)果存儲單元用來存放網(wǎng)絡(luò)工作階段產(chǎn)生的處理結(jié)果，最后上傳到ARM微處理器端進(jìn)行操作。
[0009]所述的結(jié)構(gòu)參數(shù)寄存器用來存儲構(gòu)造網(wǎng)絡(luò)的相關(guān)參數(shù)，包括網(wǎng)絡(luò)的層數(shù)L、每層的神經(jīng)元的個數(shù)n、網(wǎng)絡(luò)的學(xué)習(xí)速率η、附加動量系數(shù)α、學(xué)習(xí)速率調(diào)整因子β、γ，其中0〈β〈1，γ>10
【附圖說明】
[0010]圖1為本實(shí)用新型的接口裝置結(jié)構(gòu)示意圖。
[0011]圖1中，I是狀態(tài)/控制寄存器、2是神經(jīng)網(wǎng)絡(luò)處理器控制線、3是狀態(tài)忙、4是中斷判別電路、5是雙FIFO樣本數(shù)據(jù)存儲單元、6是輸出選擇開關(guān)、7是雙口 RAM權(quán)值存儲單元、8是結(jié)果存儲單元、9是結(jié)構(gòu)參數(shù)寄存器、10是內(nèi)部總線、11是ARM總線、12是輸入選擇開關(guān)、13是中斷請求控制線、14是狀態(tài)控制線、15是啟?？刂凭€組成。
【具體實(shí)施方式】
[0012]為了對本實(shí)用新型更好的理解，現(xiàn)結(jié)合附圖對本實(shí)用新型做進(jìn)一步的說明。
[0013]所述的嵌入式人工神經(jīng)網(wǎng)絡(luò)處理器的接口通過ARM總線(11)與外部ARM微處理器相連接，用于接收來自ARM微處理器的初始化數(shù)據(jù)和計(jì)算數(shù)據(jù)；該接口還通過內(nèi)部總線
(10)與人工神經(jīng)網(wǎng)絡(luò)處理器相連接，用于傳輸計(jì)算數(shù)據(jù)及存儲運(yùn)算結(jié)果。所述的接口由狀態(tài)/控制寄存器(I)、神經(jīng)網(wǎng)絡(luò)處理器控制線(2)、狀態(tài)忙(3)、中斷判別電路(4)、雙FIFO樣本數(shù)據(jù)存儲單元(5)、輸出選擇開關(guān)(6)、雙口 RAM權(quán)值存儲單元(7)、結(jié)果存儲單元(8)、結(jié)構(gòu)參數(shù)寄存器(9)、內(nèi)部總線(10)、ARM總線(11)、輸入選擇開關(guān)(12)、中斷請求控制線
[13]、狀態(tài)控制線(14)和啟停控制線(15)組成。
[0014]所述的中斷判別電路(4)與ARM微處理器相連，另一端與人工神經(jīng)網(wǎng)絡(luò)處理器相連。當(dāng)中斷產(chǎn)生時ARM通過中斷請求控制線(13)的電平跳變判斷中斷的產(chǎn)生，并通過中斷判別電路(4)中的中斷類型寄存器判斷中斷類型并執(zhí)行相應(yīng)的操作。
[0015]所述的雙FIFO樣本數(shù)據(jù)存儲單元(5)、雙口 RAM權(quán)值存儲單元(7)、結(jié)果存儲單元
(8)和結(jié)構(gòu)參數(shù)寄存器(9)均通過ARM總線(11)與ARM微處理器相連，并通過控制總線完成DMA方式的數(shù)據(jù)傳輸，由于神經(jīng)網(wǎng)絡(luò)處理器的數(shù)據(jù)格式是16位定點(diǎn)數(shù)，所以數(shù)據(jù)總線寬度為16位。
[0016]所述的雙FIFO樣本數(shù)據(jù)存儲單元(5)、雙口 RAM權(quán)值存儲單元(7)、結(jié)果存儲單元
(8)還通過內(nèi)部總線(10)與人工神經(jīng)網(wǎng)絡(luò)處理器相連，協(xié)助人工神經(jīng)網(wǎng)絡(luò)處理器完成相關(guān)的運(yùn)算。
[0017]所述的接口電路由ARM微處理器根據(jù)其上層應(yīng)用程序的指令要求，以DMA方式通過ARM總線(11)向結(jié)構(gòu)參數(shù)寄存器(9 )傳遞網(wǎng)絡(luò)層數(shù)、各層神經(jīng)元個數(shù)以及工作方式等信息；向雙口 RAM權(quán)值存儲單元(7)傳遞各神經(jīng)元的權(quán)值數(shù)據(jù)。隨后開始通過ARM總線(11)向雙FIFO樣本數(shù)據(jù)存儲單元(5)傳遞樣本數(shù)據(jù)或?qū)嶋H數(shù)據(jù)，輸入選擇開關(guān)(12)選擇切換到雙FIFO樣本數(shù)據(jù)存儲單元(5)中一個空閑數(shù)據(jù)存儲單元，開始接收來自ARM微處理器的數(shù)據(jù)，當(dāng)一個FIFO數(shù)據(jù)存儲單元滿時，則輸入選擇開關(guān)(12)選擇切換到另一個空閑數(shù)據(jù)存儲單元接收數(shù)據(jù)，與此同時，輸出選擇開關(guān)(6)開始向人工神經(jīng)網(wǎng)絡(luò)處理器輸出數(shù)據(jù)至其內(nèi)容存儲單元，當(dāng)?shù)珨?shù)據(jù)傳輸完畢，狀態(tài)/控制寄存器(I)通過狀態(tài)控制線(14)向ARM微處理器發(fā)傳輸完畢控制信號，則ARM微處理器通過啟?？刂凭€(15)啟動人工神經(jīng)網(wǎng)絡(luò)處理器開始運(yùn)算。運(yùn)算產(chǎn)生的結(jié)果送入中斷判別電路(4)，中斷判別電路(4)通過比較判斷運(yùn)算結(jié)果的類型并通過中斷請求控制線(13)向ARM微處理器發(fā)送中斷請求，同時通過狀態(tài)忙(3)線向狀態(tài)/控制寄存器(I)中的狀態(tài)寄存器進(jìn)行復(fù)位操作。ARM微處理器在接到中斷請求后，查詢中斷判別電路(4)中的中斷類型寄存器，調(diào)用相應(yīng)的中斷服務(wù)程序完成對中斷的處理。
[0018]本新型實(shí)用提供的一種ARM微處理器與基于FPGA的人工神經(jīng)網(wǎng)絡(luò)處理器之間的接口電路，可以在ARM微處理器和人工神經(jīng)網(wǎng)絡(luò)處理器之間傳輸和存儲神經(jīng)網(wǎng)絡(luò)處理器所需的各種類型的數(shù)據(jù)。通過DMA傳輸方式以及雙口 FIFO存儲單元，可提高數(shù)據(jù)傳輸?shù)男剩m合用于嵌入式處理器和人工神經(jīng)網(wǎng)絡(luò)處理器的并行運(yùn)行，有助于提高基于嵌入式的便攜人工神經(jīng)網(wǎng)絡(luò)處理的運(yùn)算速度。
【主權(quán)項(xiàng)】
1.一種嵌入式人工神經(jīng)網(wǎng)絡(luò)處理器的接口裝置，其特征在于:裝置由狀態(tài)/控制寄存器、神經(jīng)網(wǎng)絡(luò)處理器控制線、狀態(tài)忙、中斷判別電路、雙FIFO樣本數(shù)據(jù)存儲單元、輸出選擇開關(guān)、雙口 RAM權(quán)值存儲單元、結(jié)果存儲單元、結(jié)構(gòu)參數(shù)寄存器、內(nèi)部總線、ARM總線、輸入選擇開關(guān)、中斷請求控制線、狀態(tài)控制線和啟?？刂凭€組成，其中狀態(tài)/控制寄存器一端通過神經(jīng)網(wǎng)絡(luò)處理器控制線與人工神經(jīng)網(wǎng)絡(luò)處理器相連接，另一端通過狀態(tài)控制線和啟?？刂凭€與ARM微處理器相連接；中斷判別電路通過內(nèi)部總線與接口外的人工神經(jīng)網(wǎng)絡(luò)處理器相連接；中斷判別電路通過中斷請求控制線與ARM微處理器相連接；中斷判別電路通過狀態(tài)忙線與狀態(tài)/控制寄存器相連接；輸入選擇開關(guān)、雙口 RAM權(quán)值存儲單元、結(jié)果存儲單元、結(jié)構(gòu)參數(shù)寄存器通過ARM總線與ARM微處理器相連接；輸出選擇開關(guān)、雙口 RAM權(quán)值存儲單元、結(jié)果存儲單元、結(jié)構(gòu)參數(shù)寄存器通過內(nèi)部總線與人工神經(jīng)網(wǎng)絡(luò)處理器相連接。
2.根據(jù)權(quán)利要求1所述的一種嵌入式人工神經(jīng)網(wǎng)絡(luò)處理器的接口裝置，其特征在于所述的雙FIFO樣本數(shù)據(jù)存儲單元采用雙FIFO存儲器。
【專利摘要】本實(shí)用新型涉及一種嵌入式人工神經(jīng)網(wǎng)絡(luò)處理器的接口裝置。裝置由狀態(tài)/控制寄存器、狀態(tài)忙、中斷判別電路、雙FIFO樣本數(shù)據(jù)存儲單元、輸出選擇開關(guān)、雙口RAM權(quán)值存儲單元、結(jié)果存儲單元、結(jié)構(gòu)參數(shù)寄存器、輸入選擇開關(guān)組成。其中狀態(tài)/控制寄存器與人工神經(jīng)網(wǎng)絡(luò)處理器和ARM微處理器相連接；中斷判別電路與人工神經(jīng)網(wǎng)絡(luò)處理器、ARM微處理器相連接和狀態(tài)/控制寄存器相連接；輸入選擇開關(guān)、雙口RAM權(quán)值存儲單元、結(jié)果存儲單元、結(jié)構(gòu)參數(shù)寄存器與ARM微處理器相連接；輸出選擇開關(guān)、雙口RAM權(quán)值存儲單元、結(jié)果存儲單元、結(jié)構(gòu)參數(shù)寄存器與人工神經(jīng)網(wǎng)絡(luò)處理器相連接。本設(shè)計(jì)可滿足數(shù)據(jù)傳輸、存儲與控制。
【IPC分類】G06N3-063
【公開號】CN204595919
【申請?zhí)枴緾N201520055022
【發(fā)明人】黃晞, 周齊國
【申請人】福建師范大學(xué)
【公開日】2015年8月26日
【申請日】2015年1月27日