專利名稱：控制存儲器時鐘信號的計算機(jī)系統(tǒng)及其控制方法
技術(shù)領(lǐng)域：
本發(fā)明涉及計算機(jī)系統(tǒng)，具體涉及控制存儲器時鐘信號的計算機(jī)系統(tǒng)及其控制方法。
計算機(jī)系統(tǒng)的系統(tǒng)總線是CPU(中央處理單元)，存儲器，和外圍設(shè)備相互間傳輸數(shù)據(jù)的通道。例如，100MHz系統(tǒng)總線傳輸速度意味著數(shù)據(jù)以100MHz的速度傳輸。
意圖提升系統(tǒng)總線速度的芯片組制造廠商指出目前的66MHz系統(tǒng)總線傳輸速度(以下稱為“PC66”)跟不上CPU的發(fā)展速度。因此，Intel公司適應(yīng)于CPU的快速發(fā)展開發(fā)出了100MHz的系統(tǒng)總線傳輸速度(以下稱為“PC100”)。
即，PC100意味著系統(tǒng)總線傳輸速度被提升至100MHz。例如，PC100可被用于裝有Intel 440BX芯片組和使用Pentium 350MHz和更高速度的高速CPU的主板上。
PC100有兩個優(yōu)點(diǎn)，一個是系統(tǒng)性能的提升。例如，66MHz系統(tǒng)總線的操作時間為66×106/秒。由于一次可以操作64比特而8比特相當(dāng)于一個字節(jié)，因此傳輸速度為528 MB/秒。另一方面，100MHz系統(tǒng)總線的操作時間為108/秒，因此傳輸速度為800MB/秒。事實上，數(shù)據(jù)傳輸速度提高了51％。
另一個優(yōu)點(diǎn)是外圍設(shè)備的穩(wěn)定性。由于66MHz系統(tǒng)總線的處理速度太快，PCI(外圍部件互連)總線工作在33MHz。因此，外圍設(shè)備如圖形卡和硬盤驅(qū)動器工作在33MHz。
如果系統(tǒng)總線的時鐘頻率由66MHz超頻至100MHz，則PCI總線將工作在37.5MHz(即超出限定13％)。因此，由于超頻可能會引起系統(tǒng)關(guān)閉等故障。
在100MHz系統(tǒng)總線中PCI總線以1/3時鐘頻率工作，使得33.3MHz滿足PCI標(biāo)準(zhǔn)。盡管采用了高系統(tǒng)總線時鐘頻率，但可以穩(wěn)定使用高速外圍設(shè)備。而且，100MHz系統(tǒng)總線可以使用下一代高速CPU。


圖1展示了裝有如Intel Pentium II處理器或與之兼容的處理器(CPU)的計算機(jī)系統(tǒng)主板。主板控制所要輸出的66MHz或100MHz的總線時鐘。
參見圖1，主板包括安裝CPU的槽10和可插入主存儲器模塊的多個插槽20(22，24，和26)。
槽10為slot 1型，用于安裝如Intel Pentium II處理器，并包括一個可安裝冷卻風(fēng)扇的機(jī)構(gòu)。
包括3或4個插槽的插槽20是用于擴(kuò)展主存儲器的連接器。每個插槽22，24，和26中可插入DIMM(雙列直插式存儲器模塊)。適合66MHz或100MHz系統(tǒng)總線速度的存儲器總線時鐘信號被輸入DIMM中，然后執(zhí)行信號的寫/讀操作。
計算機(jī)系統(tǒng)還包括BIOS(基本輸入/輸出系統(tǒng))50，用于通過POST(開機(jī)自檢)確定是否插入了主存儲器，一個HOST TO PCI橋接控制器30，和一個PCI TO ISA橋接控制器40。
圖2展示了圖1所示計算機(jī)系統(tǒng)的結(jié)構(gòu)。
參見圖2，包含主板的計算機(jī)系統(tǒng)通過BIOS ROM(基本輸入/輸出系統(tǒng)只讀存儲器)50的處理程序確定是否安裝了存儲器模塊，然后切斷DIMM插槽20中沒有安裝存儲器模塊的插槽的存儲器總線時鐘信號。
例如，CPU12是Intel Pentium II處理器并包括內(nèi)部高速緩存存儲器14。
CPU12還包括位于HOST總線和PCI總線之間的HOST TO PCI橋接控制器30，和位于PCI總線和ISA橋接控制器之間的PCI TO ISA橋接控制器40。例如，HOST TO PCI橋接控制器30為具有HOST TOPCI接口，存儲器控制器，和AGP(加速圖形端口)控制器等功能的Intel 440BX芯片組。例如，PCI TO ISA橋接控制器40為具有PCI-ISA接口，IDE控制器，和USB控制器等功能的Intel PIIX4E芯片組或與之兼容的芯片組。
CPU12根據(jù)插入的存儲器模塊的總線速度輸出控制信號100_66#，用于選擇66MHz或100MHz系統(tǒng)總線時鐘信號。然后，時鐘發(fā)生器18響應(yīng)控制信號100_66#向HOST TO PCI橋接控制器30輸出66MHz或100MHz的HOST時鐘信號BXCLK。然后，HOST TO PCI橋接控制器30向每個存儲器模塊插槽20(22，24和26)分別輸出第一至第四存儲器時鐘信號CLK0-CLK3。
當(dāng)計算機(jī)系統(tǒng)接通電源后，在BIOS50的POST期間CPU確定存儲器模塊是否插入存儲器模塊插槽20中及其插入時間。
此時，使能存儲器模塊插槽20的全部第一至第四存儲器時鐘信號CLK0-CLK3，禁止被確定為沒有插入存儲器模塊的存儲器模塊插槽的存儲器時鐘信號CLK0-CLK3。第一至第四存儲器時鐘信號CLK0-CLK3根據(jù)系統(tǒng)總線傳輸速度被輸出至每個存儲器模塊插槽。
在常規(guī)計算機(jī)系統(tǒng)中，時鐘信號被不斷地提供給存儲器DIMM插槽中的空插槽或，如上所述，盡管切斷了未使用的DIMM插槽的存儲器時鐘信號，但仍繼續(xù)提供正在使用的插槽的未使用存儲器時鐘信號。其結(jié)果為，所述常規(guī)計算機(jī)系統(tǒng)受到EMI(電磁干擾)。
因此本發(fā)明的目的之一是提供一種計算機(jī)系統(tǒng)，該計算機(jī)系統(tǒng)可以切斷計算機(jī)系統(tǒng)中未使用的存儲器模塊插槽的時鐘信號和正在使用的存儲器模塊插槽的時鐘信號中的未使用的時鐘信號。
本發(fā)明的另一個目的是提供一種用于控制計算機(jī)系統(tǒng)存儲器時鐘信號的方法。
依照本發(fā)明，一種包括用于輸出控制信號以生成第一或第二總線時鐘信號的處理器，和至少一個存儲器模塊的計算機(jī)系統(tǒng)包括第一系統(tǒng)控制器，從存儲器模塊中讀取主數(shù)據(jù)然后輸出與存儲器數(shù)據(jù)對應(yīng)的設(shè)置數(shù)據(jù)；時鐘發(fā)生器，根據(jù)控制信號輸出與設(shè)置數(shù)據(jù)對應(yīng)的第一或第二HOST時鐘信號；第二系統(tǒng)控制器，根據(jù)第一或第二HOST時鐘信號，輸出作為存儲器模塊的存儲器時鐘信號參考的第一或第二參考時鐘信號；和一個時鐘緩沖器，用于接收第一或第二參考時鐘信號然后將與設(shè)置數(shù)據(jù)對應(yīng)的第一至第四存儲器時鐘信號輸出至存儲器模塊。如果，存儲器模塊為單面型存儲器模塊，那么時鐘緩沖器通過所述設(shè)置數(shù)據(jù)切斷第一至第四存儲器時鐘信號中單面存儲器模塊未使用的存儲器時鐘信號。
在優(yōu)選實施例中，第一系統(tǒng)控制器通過SM(系統(tǒng)管理)總線傳輸存儲器數(shù)據(jù)和設(shè)置數(shù)據(jù)。
在優(yōu)選實施例中，時鐘發(fā)生器和時鐘緩沖器包括用于存儲設(shè)置數(shù)據(jù)的寄存器。
在優(yōu)選實施例中，如果存儲器模塊為單面型存儲器模塊，則當(dāng)輸入第一參考時鐘信號時，時鐘緩沖器禁止第二存儲器時鐘信號和第四存儲器時鐘信號，且當(dāng)輸入第二參考時鐘信號時，時鐘緩沖器禁止第三存儲器時鐘信號和第四存儲器時鐘信號。
依照本發(fā)明，用于控制計算機(jī)系統(tǒng)至少一個DIMM(雙列直插式存儲器模塊)的存儲器時鐘信號的方法包括以下步驟使能所有存儲器插槽的第一至第四存儲器時鐘信號，確定存儲器模塊是否被插入使能的存儲器插槽的某個插槽中；如果存儲器模塊被插入其中，則確定插入的存儲器模塊的類型；如果存儲器模塊為雙面型存儲器模塊，則保持使能的第一至第四存儲器時鐘信號；如果存儲器模塊為單面型存儲器模塊，則確定存儲器模塊的總線速度是第一速度還是第二速度；如果總線速度是第一速度，則禁止第一至第四存儲器時鐘信號中與存儲器模塊第二速度對應(yīng)的存儲器時鐘信號；如果總線速度是第二速度，則禁止第一至第四存儲器時鐘信號中與存儲器模塊第一速度對應(yīng)的存儲器時鐘信號。
在優(yōu)選實施例中，如果存儲器模塊沒有被插入其中，則禁止相應(yīng)存儲器模塊插槽的第一至第四存儲器時鐘信號。
因而，微處理器通過執(zhí)行BIOS(基本輸入/輸出系統(tǒng))的程序確定存儲器模塊是否被插入存儲器模塊插槽，然后通過一系統(tǒng)控制器讀取存儲器模塊中的存儲器數(shù)據(jù)。接著，微處理器將讀取的數(shù)據(jù)存儲在時鐘發(fā)生器和時鐘緩沖器中。其結(jié)果，將根據(jù)第一或第二系統(tǒng)總線時鐘信號和存儲器模塊的類型來控制所插入存儲器模塊的未使用時鐘信號。
通過參照附圖具體說明其優(yōu)選實施例，本發(fā)明的上述目的和優(yōu)點(diǎn)將變得更為明顯，其中圖1為展示常規(guī)計算機(jī)系統(tǒng)主板的立體圖；圖2為展示圖1所示計算機(jī)系統(tǒng)結(jié)構(gòu)的方框圖；圖3為展示依照本發(fā)明的計算機(jī)系統(tǒng)結(jié)構(gòu)的方框圖；圖4為展示依照圖3所示計算機(jī)系統(tǒng)時鐘信號通路結(jié)構(gòu)的方框圖；圖5為展示DIMM(雙列直插式存儲器模塊)的立體圖；圖6A為適用于66MHz系統(tǒng)總線時鐘的單面型存儲器模塊的剖視圖；圖6B為適用于100MHz系統(tǒng)總線時鐘的單面型存儲器模塊的剖視圖；圖6C為適用于66/100MHz系統(tǒng)總線時鐘的雙面型存儲器模塊的剖視圖；圖7為圖3所示時鐘發(fā)生器的詳細(xì)電路圖；圖8為圖3所示時鐘緩沖器的詳細(xì)電路圖；圖9為圖3所示存儲器模塊插槽的詳細(xì)電路圖；圖10為展示未使用的存儲器模塊插槽的存儲器時鐘信號和正在使用的存儲器模塊插槽的未使用存儲器時鐘信號控制過程的流程圖；和圖11為展示圖10所示一個存儲器模塊插槽的存儲器時鐘信號控制過程的流程圖。
現(xiàn)參照附圖3-11并結(jié)合本發(fā)明的優(yōu)選實施例具體說明該方法。
參見圖3，計算機(jī)系統(tǒng)100包括CPU(中央處理單元)102，主存儲器110，和BIOS(基本輸入/輸出系統(tǒng))116。
包括內(nèi)核104和二級緩存106的CPU102輸出控制信號100_66#，用于選擇輸出66MHz或100MHz的系統(tǒng)總線時鐘信號。
主存儲器110被插在存儲器模塊插槽120，122和124中，且至少有一個DIMM被插在上面。每個插槽有一個存儲體，大致包括3或4個插槽。
計算機(jī)系統(tǒng)100包括HOST TO PCI橋接控制器108，PCI TO ISA橋接控制器114，時鐘發(fā)生器126，和時鐘緩沖器130。
位于計算機(jī)系統(tǒng)100的HOST總線和PCI總線之間的HOST TOPCI橋接控制器108具有HOST TO PCI接口，存儲器控制器，AGP(加速圖形端口)控制器，多個時鐘信號，和檢測控制的功能。而且，HOST TO PCI橋接控制器108從時鐘發(fā)生器126接收與PC66或PC100對應(yīng)的HOST時鐘信號BXCLK，然后向時鐘緩沖器130輸出參考時鐘信號DCLK0。
位于PCI總線與ISA總線之間的PCI TO ISA橋接控制器114包括PCI TO ISA接口，IDE控制器，USB控制器，和SM總線控制器。相應(yīng)地，PCI TO ISA橋接控制器114通過SM總線讀取存儲器模塊中的存儲器數(shù)據(jù)，然后向時鐘緩沖器130和時鐘發(fā)生器126輸出與存儲器數(shù)據(jù)對應(yīng)的設(shè)置數(shù)據(jù)。
圖5所示存儲器模塊200的ROM(EEPROM)204中儲存的存儲器數(shù)據(jù)，包括RAM 202的容量和定時(如，CAS定時和RAS定時)。
圖5所示被插在存儲器模塊插槽120，122和124中的存儲器模塊200，包括用于寫和讀數(shù)據(jù)的RAM 202和用于儲存如存儲器容量和定時等存儲器數(shù)據(jù)的ROM(EEPROM)204。存儲器數(shù)據(jù)支持由Intel公司制定的SPD(串行存在位偵測)(serial presence detect)規(guī)范，并通過計算機(jī)系統(tǒng)100的SM總線向PCI TO ISA控制器114傳輸共用SM數(shù)據(jù)和時鐘信號。
再參見圖3，時鐘發(fā)生器126包括寄存器128，用于儲存來自PCITO ISA橋接控制器114的與存儲器模塊中的存儲器數(shù)據(jù)對應(yīng)的設(shè)置數(shù)據(jù)。接著，時鐘發(fā)生器126響應(yīng)來自于CPU 102的控制信號100_66#，然后向HOST TO PCI橋接控制器108輸出HOST時鐘信號BXCLK(BXHCLK和BXPCLK)，并輸出對于每項系統(tǒng)操作都很必要的CPU時鐘信號CPU CLK和PCI時鐘信號PCI CLK。
時鐘緩沖器130包括寄存器132，用于儲存來自PCI TO ISA橋接控制器114的與存儲器模塊中的存儲器數(shù)據(jù)有關(guān)的設(shè)置數(shù)據(jù)。接著，時鐘緩沖器130接收來自于HOST TO PCI橋接控制器108的參考時鐘信號DCLK0，然后根據(jù)設(shè)置數(shù)據(jù)向每個存儲器模塊插槽120，122，和124輸出第一至第四存儲器時鐘信號CLK0-CLK3。
參見圖4，計算機(jī)系統(tǒng)100支持66/100MHz的系統(tǒng)總線傳輸速度。相應(yīng)地，CPU 102和主存儲器110支持66/100MHz的系統(tǒng)總線速度。
如果接通計算機(jī)系統(tǒng)100的電源，則CPU 102由BIOS 116控制，然后向時鐘發(fā)生器126輸出一個用于選擇PC 66系統(tǒng)時鐘信號或PC100系統(tǒng)時鐘信號的控制信號100_66#。接著，CPU 102通過BIOS 116的處理程序確定存儲器模塊是否被插入存儲器模塊插槽120，122，和124中以及插入其中的存儲器模塊的類型。
此時，PCI TO ISA橋接控制器114通過SM總線讀取存儲在插入的存儲器模塊的ROM中的存儲器數(shù)據(jù)，然后把與存儲器數(shù)據(jù)對應(yīng)的設(shè)置數(shù)據(jù)存儲到時鐘發(fā)生器126和時鐘緩沖器130的寄存器128和132中。然后，時鐘發(fā)生器126響應(yīng)控制信號100 66#，然后向HOST TO PCI橋接控制器108輸出與系統(tǒng)時鐘信號對應(yīng)的HOST時鐘信號BXCLK。HOST TO PCI橋接控制器108響應(yīng)HOST時鐘信號BXCLK，然后向時鐘緩沖器130輸出參考時鐘信號DCLK0。相應(yīng)地，時鐘緩沖器130通過存儲在內(nèi)部寄存器132中的設(shè)置數(shù)據(jù)向每個存儲器模塊插槽120，122，和124輸出第一至第四存儲器時鐘信號CLK0-CLK3。而且，時鐘緩沖器130切斷空存儲器模塊插槽的時鐘信號。
如圖6A-6C所示，存儲器模塊200被分為支持66MHz或100MHz存儲器總線速度的單面型存儲器模塊200a和200b和雙面型存儲器模塊200c。66MHz單面存儲器模塊200a通過輸入前面的第一時鐘信號CLK0和第二時鐘信號CLK1，并切斷后面的第三時鐘信號CLK2和第四時鐘信號CLK3工作。100MHz單面存儲器模塊200b通過輸入前面的第一時鐘信號CLK0和第三時鐘信號CLK2，并切斷后面的第二時鐘信號CLK1和第四時鐘信號CLK3執(zhí)行寫/讀操作。雙面型存儲器模塊200c通過與66/100MHz存儲器總線速度無關(guān)地輸入第一至第四時鐘信號CLK0-CLK3工作。
參見圖7，時鐘發(fā)生器126接收來自于CPU 102的用于選擇系統(tǒng)總線時鐘信號的控制信號100_6#。并且，時鐘發(fā)生器126通過SM總線接收來自于PCI TO ISA橋接控制器114的存儲器數(shù)據(jù)SMBDATA和SMBCLK，然后將數(shù)據(jù)SMBDATA和SMBCLK存入寄存器128。相應(yīng)地，適合于66MHz或100MHz系統(tǒng)總線時鐘信號的HOST時鐘信號BXCLK被輸出到HOST TO PCI橋接控制器108中，并輸出CPU時鐘信號CPU CLK(CPU0和CPU1)和PCI時鐘信號PCIF-PCI6。
參見圖8，時鐘緩沖器130通過SM總線接收來自于PCI TO ISA橋接控制器114的存儲器數(shù)據(jù)SMBDATA和SMBCLK，然后將數(shù)據(jù)SMBDATA和SMBCLK存入寄存器132。而且，時鐘緩沖器130接收來自于HOST TO PCI橋接控制器108的與66MHz或100MHz系統(tǒng)總線時鐘信號對應(yīng)的參考時鐘信號DCLK0。從而，插入的存儲器模塊對應(yīng)于66/100MHz的單面型或雙面型存儲器模塊，然后向存儲器模塊插槽120，122和124輸出第一至第四時鐘信號CLK0-CLK3(DCLK[110])。
圖9展示了存儲器模塊插槽120或122或124的電路，并示出從時鐘緩沖器130和PCI TO ISA橋接控制器114接收第一至第四時鐘信號CLK0-CLK3，共用SM數(shù)據(jù)SMBDATA，和時鐘信號SMBCLK通過SM總線傳輸。
參見圖10，如果在步驟S300中的系統(tǒng)100接上電源，則BIOS 116使能第一至第三DIMM存儲器模塊插槽120，122，和124的時鐘信號CLK0-CLK3。在步驟S310中，根據(jù)存儲器模塊是否被插入第一DIMM存儲器模塊插槽120，控制相應(yīng)的時鐘信號CLK0-CLK3。然后，控制第二存儲器插槽122和第三存儲器插槽124的時鐘信號CLK0-CLK3。也就是說，根據(jù)確定插入的存儲器模塊是否支持系統(tǒng)總線以及存儲器模塊是單面的還是雙面的存儲器模塊，來控制每個存儲器模塊插槽的第一至第四時鐘信號CLK0-CLK3。
參見圖11，在步驟S340中，本發(fā)明確定存儲器模塊是否被插入使能第一至第四存儲器時鐘信號CLK0-CLK3的存儲器模塊插槽120或122或124中。如果未被插入，則步驟S340轉(zhuǎn)至步驟S352。在步驟352中，禁止所有第一至第四時鐘信號CLK0-CLK3。如果被插入，則步驟S340轉(zhuǎn)至步驟S342。在步驟S342中，本發(fā)明確定插入的存儲器模塊是否為單面型存儲器模塊。
如果存儲器模塊為雙面型存儲器模塊，則不管存儲器總線時鐘速度是多少，保持被使能的第一至第四時鐘信號CLK0-CLK3。如果存儲器模塊為單面型存儲器模塊，則步驟S342轉(zhuǎn)至步驟S346。在步驟S346中，本發(fā)明確定插入的存儲器模塊是否支持100MHz的存儲器總線速度。如果支持，則在步驟S348中禁止不用于100MHz存儲器總線時鐘速度的時鐘信號。即，禁止第二時鐘信號CLK1和第四時鐘信號CLK3。如果不支持(即，支持66MHz存儲器總線時鐘速度)，則步驟S346轉(zhuǎn)至步驟S350。在步驟S350中，禁止不用于66MHz存儲器總線時鐘速度的時鐘信號。即，禁止第三時鐘信號CLK2和第四時鐘信號CLK3。
本發(fā)明的計算機(jī)系統(tǒng)不僅切斷了未使用的存儲器模塊插槽的時鐘信號，還切斷了插入的存儲器模塊的時鐘信號，以此排除EMI(電磁干擾)。
在不脫離其精神及必要特征的情況下，本發(fā)明可以按其它的特定形式實施。上述實施例從各方面來說都只應(yīng)被當(dāng)作是說明性的而不是限制性的。因此，對本發(fā)明范圍的指定依賴于附加權(quán)利要求而不是依賴于前面的說明。
權(quán)利要求
1.一種包括用于輸出控制信號以生成第一或第二總線時鐘信號的處理器，和至少一個存儲器模塊的計算機(jī)系統(tǒng)，包括第一系統(tǒng)控制器，從所述存儲器模塊中讀取主數(shù)據(jù)然后輸出與所述存儲器數(shù)據(jù)對應(yīng)的設(shè)置數(shù)據(jù)；時鐘發(fā)生器，根據(jù)控制信號輸出與所述設(shè)置數(shù)據(jù)對應(yīng)的第一或第二HOST時鐘信號；第二系統(tǒng)控制器，根據(jù)所述第一或第二HOST時鐘信號，輸出作為所述存儲器模塊的存儲器時鐘信號參考的第一或第二參考時鐘信號；和時鐘緩沖器，用于接收所述第一或第二參考時鐘信號然后將與所述設(shè)置數(shù)據(jù)對應(yīng)的第一至第四存儲器時鐘信號輸出至所述存儲器模塊，其中，如果所述存儲器模塊為單面型存儲器模塊，那么所述時鐘緩沖器通過所述設(shè)置數(shù)據(jù)切斷所述第一至第四存儲器時鐘信號中所述單面存儲器模塊未使用的存儲器時鐘信號。
2.如權(quán)利要求1所述的計算機(jī)系統(tǒng)，其特征在于所述第一系統(tǒng)控制器通過SM(系統(tǒng)管理)總線傳輸所述存儲器數(shù)據(jù)和所述設(shè)置數(shù)據(jù)。
3.如權(quán)利要求1所述的計算機(jī)系統(tǒng)，其特征在于所述時鐘發(fā)生器和所述時鐘緩沖器包括用于儲存所述設(shè)置數(shù)據(jù)的寄存器。
4.如權(quán)利要求1或3所述的計算機(jī)系統(tǒng)，其特征在于如果所述存儲器模塊為單面型存儲器模塊，則所述時鐘緩沖器，當(dāng)輸入所述第一參考時鐘信號時，禁止所述第二存儲器時鐘信號和所述第四存儲器時鐘信號，和當(dāng)輸入所述第二參考時鐘信號時，禁止所述第三存儲器時鐘信號和所述第四存儲器時鐘信號。
5.用于控制計算機(jī)系統(tǒng)至少一個DIMM(雙列直插式存儲器模塊)的存儲器時鐘信號的方法，包括以下步驟使能所有存儲器插槽的第一至第四存儲器時鐘信號；確定存儲器模塊是否被插入所述使能的存儲器插槽中的某個插槽內(nèi)；如果所述存儲器模塊被插入其中，則確定所述插入的存儲器模塊的類型；如果所述存儲器模塊為雙面型存儲器模塊，則保持所述使能的第一至第四存儲器時鐘信號；如果所述存儲器模塊為單面型存儲器模塊，則確定所述存儲器模塊的總線速度是第一速度還是第二速度；如果所述總線速度是所述第一速度，則禁止所述第一至第四存儲器時鐘信號中與所述存儲器模塊的所述第二速度對應(yīng)的存儲器時鐘信號；如果所述總線速度是所述第二速度，則禁止所述第一至第四存儲器時鐘信號中與所述存儲器模塊的所述第一速度對應(yīng)的存儲器時鐘信號。
6.如權(quán)利要求5所述的方法，其特征在于如果所述存儲器模塊沒有被插入其中，則禁止相應(yīng)存儲器模塊插槽的所述第一至第四存儲器時鐘信號。
全文摘要
一種用于控制DIMM插槽的存儲器時鐘信號的計算機(jī)系統(tǒng),包括用于控制66MHz或100MHz系統(tǒng)總線時鐘信號生成的處理器,支持66MHz或100MHz系統(tǒng)總線時鐘信號的DIMM存儲器模塊,用于生成66MHz或100MHz系統(tǒng)總線時鐘信號的時鐘發(fā)生器,時鐘緩沖器,第一和第二系統(tǒng)控制器。其中,根據(jù)插入的存儲器模塊的類型,切斷未使用的存儲器模塊插槽的時鐘信號或切斷正在使用的存儲器模塊插槽的未使用時鐘信號。
文檔編號G06F13/14GK1251445SQ9911109
公開日2000年4月26日 申請日期1999年7月29日 優(yōu)先權(quán)日1998年10月16日
發(fā)明者李政根 申請人:三星電子株式會社