基于自定義總線的多軸運(yùn)動(dòng)控制系統(tǒng)硬件架構(gòu)的制作方法
【專利摘要】本發(fā)明公開了一種基于自定義總線的多軸運(yùn)動(dòng)控制系統(tǒng)硬件架構(gòu)，至少包括上位機(jī)1、主運(yùn)動(dòng)控制器2、一個(gè)或多個(gè)從運(yùn)動(dòng)控制器3、一個(gè)或多個(gè)驅(qū)動(dòng)器和一個(gè)或多個(gè)電機(jī)。所述主運(yùn)動(dòng)控制器2通過自定義總線與一個(gè)或多個(gè)從運(yùn)動(dòng)控制器3相連，實(shí)現(xiàn)對(duì)所有從運(yùn)動(dòng)控制器3和所有運(yùn)動(dòng)軸的同步協(xié)調(diào)控制；所述每個(gè)從運(yùn)動(dòng)控制器3可同步協(xié)調(diào)控制四個(gè)運(yùn)動(dòng)軸，減少了控制任務(wù)，并可以實(shí)現(xiàn)并行計(jì)算，提高了系統(tǒng)的運(yùn)算能力。本發(fā)明采用主從分布式結(jié)構(gòu)，易于擴(kuò)展，且具有通用性。本發(fā)明適用于工業(yè)自動(dòng)化控制領(lǐng)域，特別適用于要求高速高精的多軸聯(lián)動(dòng)控制系統(tǒng)。
【專利說明】
基于自定義總線的多軸運(yùn)動(dòng)控制系統(tǒng)硬件架構(gòu)
技術(shù)領(lǐng)域
[0001]本發(fā)明涉及工業(yè)自動(dòng)化控制領(lǐng)域，更具體的說是涉及一種基于自定義總線的多軸運(yùn)動(dòng)控制系統(tǒng)硬件架構(gòu)。
【背景技術(shù)】
[0002]現(xiàn)代制造業(yè)中，多軸運(yùn)動(dòng)控制系統(tǒng)在多軸聯(lián)動(dòng)數(shù)控機(jī)床、復(fù)合加工數(shù)控機(jī)床、多自由度工業(yè)機(jī)器人、醫(yī)療設(shè)備等機(jī)電設(shè)備中得到廣泛應(yīng)用。隨著社會(huì)進(jìn)步和計(jì)算機(jī)技術(shù)、自動(dòng)化技術(shù)、信號(hào)處理技術(shù)、智能控制技術(shù)、電力電子技術(shù)等技術(shù)的高速發(fā)展，生產(chǎn)制造對(duì)機(jī)電設(shè)備的效率和性能要求越來越高，因而也對(duì)多軸運(yùn)動(dòng)控制系統(tǒng)的控制性能提出越來越高的要求。
[0003]多軸運(yùn)動(dòng)控制系統(tǒng)中的一個(gè)運(yùn)動(dòng)軸由一個(gè)驅(qū)動(dòng)器帶動(dòng)一個(gè)電機(jī)進(jìn)行驅(qū)動(dòng)，其數(shù)量從三軸到十幾軸、甚至幾十軸不等。隨著運(yùn)動(dòng)軸數(shù)增加，系統(tǒng)的非線性、耦合性更加復(fù)雜，各個(gè)運(yùn)動(dòng)軸之間的動(dòng)態(tài)響應(yīng)不一致和參數(shù)不匹配等問題更加突出。要使這些非線性、強(qiáng)耦合的多軸運(yùn)動(dòng)控制系統(tǒng)按給定命令完成期望運(yùn)動(dòng)，往往需要輔以高性能、高魯棒性的復(fù)雜控制算法，因而多軸運(yùn)動(dòng)控制系統(tǒng)需要完成大量復(fù)雜算法計(jì)算、數(shù)據(jù)傳輸和及其他實(shí)時(shí)處理等任務(wù)，這對(duì)相應(yīng)系統(tǒng)硬件的存儲(chǔ)空間、實(shí)時(shí)性、多任務(wù)處理能力提出更高要求。
[0004]目前，市場(chǎng)上大部分多軸運(yùn)動(dòng)控制器控制運(yùn)動(dòng)軸數(shù)有限，當(dāng)實(shí)際運(yùn)動(dòng)軸數(shù)多于一個(gè)多軸運(yùn)動(dòng)控制器可以控制的運(yùn)動(dòng)軸數(shù)時(shí)，就需要增加另外的多軸運(yùn)動(dòng)控制器。而當(dāng)需要多個(gè)運(yùn)動(dòng)控制器控制全部的運(yùn)動(dòng)軸時(shí)，如何實(shí)現(xiàn)多個(gè)運(yùn)動(dòng)控制器間的各個(gè)運(yùn)動(dòng)軸的同步協(xié)調(diào)性是一個(gè)比較難以解決的問題。為使一個(gè)多軸運(yùn)動(dòng)控制器可以控制更多的運(yùn)動(dòng)軸數(shù)并且不降低控制性能，往往通過提高單處理器性能或者增加處理器來實(shí)現(xiàn)，隨著運(yùn)動(dòng)軸數(shù)的增力口，多軸運(yùn)動(dòng)控制器開發(fā)難度加大。

【發(fā)明內(nèi)容】

[0005]本發(fā)明目的是為擴(kuò)展多軸運(yùn)動(dòng)控制器的可控制運(yùn)動(dòng)軸數(shù)，并解決多個(gè)多軸運(yùn)動(dòng)控制器間的各個(gè)運(yùn)動(dòng)軸的同步協(xié)調(diào)控制問題，以及實(shí)現(xiàn)在提高多軸運(yùn)動(dòng)控制器控制性能的同時(shí)降低開發(fā)難度，從而提出了一種基于自定義總線的多軸運(yùn)動(dòng)控制系統(tǒng)硬件架構(gòu)。
[0006]本發(fā)明的技術(shù)方案概述如下:
[0007]基于自定義總線的多軸運(yùn)動(dòng)控制系統(tǒng)硬件架構(gòu)，采用主從分布式結(jié)構(gòu)，至少包括上位機(jī)1、主運(yùn)動(dòng)控制器2、一個(gè)或多個(gè)從運(yùn)動(dòng)控制器3、一個(gè)或多個(gè)驅(qū)動(dòng)器和一個(gè)或多個(gè)電機(jī)；所述上位機(jī)I與主運(yùn)動(dòng)控制器2相連，所述主運(yùn)動(dòng)控制器2通過自定義總線與一個(gè)或多個(gè)從運(yùn)動(dòng)控制器3相連，所述從運(yùn)動(dòng)控制器3與一個(gè)或多個(gè)驅(qū)動(dòng)器相連，所述每個(gè)驅(qū)動(dòng)器分別與一個(gè)電機(jī)相連。
[0008]所述主運(yùn)動(dòng)控制器2，其至少包括通信接口和主DSP ;所述通信接口與上位機(jī)I相連，所述主DSP與通信接口相連；所述主DSP通過通信接口獲取上位機(jī)I下發(fā)的軌跡規(guī)劃指令，并進(jìn)行指令解析出來、前瞻控制、同步協(xié)調(diào)控制和插補(bǔ)運(yùn)算，最后通過自定義總線實(shí)現(xiàn)將運(yùn)動(dòng)指令發(fā)送到每個(gè)從運(yùn)動(dòng)控制器3。
[0009]所述主運(yùn)動(dòng)控制器2可以通過自定義總線與一個(gè)或多個(gè)從運(yùn)動(dòng)控制器3相連，從運(yùn)動(dòng)控制器3的個(gè)數(shù)由驅(qū)動(dòng)器和電機(jī)的個(gè)數(shù)決定。
[0010]所述從運(yùn)動(dòng)控制器3，其至少包括FPGA1、從DSP、存儲(chǔ)器、FPGA2和信號(hào)調(diào)理電路；所述FPGA2通過自定義總線與主運(yùn)動(dòng)控制器2相連，所述從DSP通過內(nèi)部總線分別與FPGA1、存儲(chǔ)器和FPGA2相連，所述FPGAl分別與FPGA2和信號(hào)調(diào)理電路相連，所述信號(hào)調(diào)理電路與一個(gè)或多個(gè)驅(qū)動(dòng)器相連。
[0011]所述信號(hào)調(diào)理電路，其至少包括模擬指令信號(hào)調(diào)理電路、指令脈沖信號(hào)調(diào)理電路和反饋信號(hào)調(diào)理電路。
[0012]所述從運(yùn)動(dòng)控制器3可以與一個(gè)或多個(gè)驅(qū)動(dòng)器相連，一個(gè)從運(yùn)動(dòng)控制器3最多可以與四個(gè)驅(qū)動(dòng)器相連。
[0013]所述FPGAl負(fù)責(zé)輸入輸出信號(hào)處理、數(shù)據(jù)采集、算法預(yù)處理及接口轉(zhuǎn)換；所述FPGA2負(fù)責(zé)從運(yùn)動(dòng)控制器3與主運(yùn)動(dòng)控制器2的數(shù)據(jù)交換，并控制FPGAl進(jìn)行輸入輸出信號(hào)處理、數(shù)據(jù)采集、算法預(yù)處理及接口轉(zhuǎn)換；所述從DSP負(fù)責(zé)各類補(bǔ)償算法和單軸跟蹤控制算法處理。
[0014]所述主運(yùn)動(dòng)控制器2通過自定義總線由從運(yùn)動(dòng)控制器3的FPGA2向從DSP下發(fā)運(yùn)動(dòng)指令和獲取每個(gè)運(yùn)動(dòng)軸的狀態(tài)信息，并根據(jù)上位機(jī)I下發(fā)的軌跡規(guī)劃指令和獲取的每個(gè)運(yùn)動(dòng)軸的狀態(tài)信息對(duì)所有運(yùn)動(dòng)軸進(jìn)行同步協(xié)調(diào)控制。
[0015]所述主運(yùn)動(dòng)控制器2可以通過自定義總線同時(shí)向所有連接在自定義總線上的從運(yùn)動(dòng)控制器3的FPGA2寫入控制信息，然后由所述從運(yùn)動(dòng)控制器3的FPGA2產(chǎn)生不同的控制信號(hào)，并控制從DSP和FPGAl對(duì)運(yùn)動(dòng)軸實(shí)施不同階段的控制任務(wù)。
[0016]所述從運(yùn)動(dòng)控制器3的從DSP最多可以與四個(gè)驅(qū)動(dòng)器連接，即最多可對(duì)四個(gè)運(yùn)動(dòng)軸進(jìn)行跟蹤控制。
[0017]本發(fā)明與現(xiàn)有技術(shù)相比具有的有益效果:
[0018](I)本發(fā)明采用主從分布式結(jié)構(gòu)，當(dāng)運(yùn)動(dòng)軸數(shù)增加時(shí)，只需要增加從運(yùn)動(dòng)控制器，各從運(yùn)動(dòng)控制器統(tǒng)一由同一個(gè)主運(yùn)動(dòng)控制器控制，易于擴(kuò)展和實(shí)現(xiàn)對(duì)所有運(yùn)動(dòng)軸的同步協(xié)調(diào)控制。
[0019](2)本發(fā)明中的每個(gè)從運(yùn)動(dòng)控制器可以實(shí)現(xiàn)并行計(jì)算，并且每個(gè)從運(yùn)動(dòng)控制器最多可同步協(xié)調(diào)控制四個(gè)運(yùn)動(dòng)軸，當(dāng)需同步協(xié)調(diào)控制的軸數(shù)增多進(jìn)而需增加從運(yùn)動(dòng)控制器的數(shù)量時(shí)，需控制軸的伺服周期不會(huì)增加，從而保證整體控制系統(tǒng)的運(yùn)動(dòng)性能指標(biāo)，當(dāng)需同步協(xié)調(diào)控制的軸數(shù)越多，本發(fā)明的軸運(yùn)動(dòng)控制性能指標(biāo)的效果越顯著。
[0020](3)本發(fā)明中的從運(yùn)動(dòng)控制器的輸入輸出信號(hào)控制都是基于FPGA設(shè)計(jì)，靈活易用，便于硬件系統(tǒng)升級(jí)。
【附圖說明】
[0021]圖1是本發(fā)明的基于自定義總線的多軸運(yùn)動(dòng)控制系統(tǒng)硬件架構(gòu)總體方案圖
[0022]圖2是本發(fā)明的實(shí)施例一方案圖
[0023]圖3是本發(fā)明的實(shí)施例二方案圖
【具體實(shí)施方式】
[0024]下面結(jié)合附圖對(duì)本發(fā)明作進(jìn)一步描述。
[0025](I)實(shí)施例一:
[0026]如圖2所示，本發(fā)明實(shí)施例一的基于自定義總線的多軸運(yùn)動(dòng)控制系統(tǒng)硬件架構(gòu)，采用主從分布式結(jié)構(gòu)，至少包括上位機(jī)1、主運(yùn)動(dòng)控制器2、一個(gè)從運(yùn)動(dòng)控制器3、四個(gè)驅(qū)動(dòng)器和四個(gè)電機(jī)；所述上位機(jī)I與主運(yùn)動(dòng)控制器2相連，所述主運(yùn)動(dòng)控制器2通過自定義總線與一個(gè)從運(yùn)動(dòng)控制器3相連，所述從運(yùn)動(dòng)控制器3與四個(gè)驅(qū)動(dòng)器相連，所述每個(gè)驅(qū)動(dòng)器分別與一個(gè)電機(jī)相連。
[0027]所述主運(yùn)動(dòng)控制器2，其至少包括通信接口和主DSP ;所述通信接口與上位機(jī)I相連，所述主DSP與通信接口相連；所述主DSP通過通信接口獲取上位機(jī)I下發(fā)的軌跡規(guī)劃指令，并進(jìn)行指令解析出來、前瞻控制、同步協(xié)調(diào)控制和插補(bǔ)運(yùn)算，最后通過自定義總線實(shí)現(xiàn)將運(yùn)動(dòng)指令發(fā)送到從運(yùn)動(dòng)控制器3。
[0028]所述從運(yùn)動(dòng)控制器3，其至少包括FPGA1、從DSP、存儲(chǔ)器、FPGA2和信號(hào)調(diào)理電路；所述FPGA2通過自定義總線與主運(yùn)動(dòng)控制器2相連，所述從DSP通過內(nèi)部總線分別與FPGA1、存儲(chǔ)器和FPGA2相連，所述FPGAl分別與FPGA2和信號(hào)調(diào)理電路相連，所述信號(hào)調(diào)理電路與四個(gè)驅(qū)動(dòng)器相連。
[0029]所述信號(hào)調(diào)理電路，其至少包括模擬指令信號(hào)調(diào)理電路、指令脈沖信號(hào)調(diào)理電路和反饋信號(hào)調(diào)理電路。
[0030]所述FPGAl負(fù)責(zé)輸入輸出信號(hào)處理、數(shù)據(jù)采集、算法預(yù)處理及接口轉(zhuǎn)換；所述FPGA2負(fù)責(zé)從運(yùn)動(dòng)控制器3與主運(yùn)動(dòng)控制器2的數(shù)據(jù)交換，并控制FPGAl進(jìn)行輸入輸出信號(hào)處理、數(shù)據(jù)采集、算法預(yù)處理及接口轉(zhuǎn)換；所述從DSP負(fù)責(zé)各類補(bǔ)償算法和單軸跟蹤控制算法處理。
[0031]所述主運(yùn)動(dòng)控制器2通過自定義總線由從運(yùn)動(dòng)控制器3的FPGA2向從DSP下發(fā)運(yùn)動(dòng)指令和獲取每個(gè)運(yùn)動(dòng)軸的狀態(tài)信息，并根據(jù)上位機(jī)I下發(fā)的軌跡規(guī)劃指令和獲取的每個(gè)運(yùn)動(dòng)軸的狀態(tài)信息對(duì)所有運(yùn)動(dòng)軸進(jìn)行同步協(xié)調(diào)控制。
[0032]所述主運(yùn)動(dòng)控制器2可以通過自定義總線同時(shí)向所有連接在自定義總線上的從運(yùn)動(dòng)控制器3的FPGA2寫入控制信息，然后由所述從運(yùn)動(dòng)控制器3的FPGA2產(chǎn)生不同的控制信號(hào)，并控制從DSP和FPGAl對(duì)運(yùn)動(dòng)軸實(shí)施不同階段的控制任務(wù)。
[0033](2)實(shí)施例二:
[0034]如圖2所示，本發(fā)明實(shí)施例二的基于自定義總線的多軸運(yùn)動(dòng)控制系統(tǒng)硬件架構(gòu)，采用主從分布式結(jié)構(gòu)，至少包括上位機(jī)1、主運(yùn)動(dòng)控制器2、三個(gè)從運(yùn)動(dòng)控制器3、十二個(gè)驅(qū)動(dòng)器和十二個(gè)電機(jī)；所述上位機(jī)I與主運(yùn)動(dòng)控制器2相連，所述主運(yùn)動(dòng)控制器2通過自定義總線與三個(gè)從運(yùn)動(dòng)控制器3相連，所述每個(gè)從運(yùn)動(dòng)控制器3分別與四個(gè)驅(qū)動(dòng)器相連，所述每個(gè)驅(qū)動(dòng)器分別與一個(gè)電機(jī)相連。
[0035]所述主運(yùn)動(dòng)控制器2，其至少包括通信接口和主DSP ;所述通信接口與上位機(jī)I相連，所述主DSP與通信接口相連；所述主DSP通過通信接口獲取上位機(jī)I下發(fā)的軌跡規(guī)劃指令，并進(jìn)行指令解析出來、前瞻控制、同步協(xié)調(diào)控制和插補(bǔ)運(yùn)算，最后通過自定義總線實(shí)現(xiàn)將運(yùn)動(dòng)指令發(fā)送到每個(gè)從運(yùn)動(dòng)控制器3。
[0036]所述從運(yùn)動(dòng)控制器3，其至少包括FPGA1、從DSP、存儲(chǔ)器、FPGA2和信號(hào)調(diào)理電路；所述FPGA2通過自定義總線與主運(yùn)動(dòng)控制器2相連，所述從DSP通過內(nèi)部總線分別與FPGA1、存儲(chǔ)器和FPGA2相連，所述FPGAl分別與FPGA2和信號(hào)調(diào)理電路相連，所述信號(hào)調(diào)理電路與四個(gè)驅(qū)動(dòng)器相連。
[0037]所述信號(hào)調(diào)理電路，其至少包括模擬指令信號(hào)調(diào)理電路、指令脈沖信號(hào)調(diào)理電路和反饋信號(hào)調(diào)理電路。
[0038]所述FPGAl負(fù)責(zé)輸入輸出信號(hào)處理、數(shù)據(jù)采集、算法預(yù)處理及接口轉(zhuǎn)換；所述FPGA2負(fù)責(zé)從運(yùn)動(dòng)控制器3與主運(yùn)動(dòng)控制器2的數(shù)據(jù)交換，并控制FPGAl進(jìn)行輸入輸出信號(hào)處理、數(shù)據(jù)采集、算法預(yù)處理及接口轉(zhuǎn)換；所述從DSP負(fù)責(zé)各類補(bǔ)償算法和單軸跟蹤控制算法處理。
[0039]所述主運(yùn)動(dòng)控制器2通過自定義總線由從運(yùn)動(dòng)控制器3的FPGA2向從DSP下發(fā)運(yùn)動(dòng)指令和獲取每個(gè)運(yùn)動(dòng)軸的狀態(tài)信息，并根據(jù)上位機(jī)I下發(fā)的軌跡規(guī)劃指令和獲取的每個(gè)運(yùn)動(dòng)軸的狀態(tài)信息對(duì)所有運(yùn)動(dòng)軸進(jìn)行同步協(xié)調(diào)控制。
[0040]所述主運(yùn)動(dòng)控制器2可以通過自定義總線同時(shí)向所有連接在自定義總線上的從運(yùn)動(dòng)控制器3的FPGA2寫入控制信息，然后由所述從運(yùn)動(dòng)控制器3的FPGA2產(chǎn)生不同的控制信號(hào)，并控制從DSP和FPGAl對(duì)運(yùn)動(dòng)軸實(shí)施不同階段的控制任務(wù)。
[0041]在此說明書中，應(yīng)當(dāng)指出，以上實(shí)施例僅是本發(fā)明的兩個(gè)具體例子。顯然，本發(fā)明不局限于上述具體實(shí)施例，還可以做出各種修改、變換和變形。因此，說明書和附圖應(yīng)被認(rèn)為是說明性的而非限制性的。凡是依據(jù)本發(fā)明的技術(shù)實(shí)質(zhì)對(duì)以上實(shí)施例所作的任何簡單修改和等同變化與修飾，均應(yīng)認(rèn)為屬于本發(fā)明的保護(hù)范圍。
【主權(quán)項(xiàng)】
1.基于自定義總線的多軸運(yùn)動(dòng)控制系統(tǒng)硬件架構(gòu)，采用主從分布式結(jié)構(gòu)，其特征在于:至少包括上位機(jī)(I)、主運(yùn)動(dòng)控制器(2)、一個(gè)或多個(gè)從運(yùn)動(dòng)控制器(3)、一個(gè)或多個(gè)驅(qū)動(dòng)器和一個(gè)或多個(gè)電機(jī)；所述上位機(jī)(I)與主運(yùn)動(dòng)控制器(2)相連，所述主運(yùn)動(dòng)控制器(2)通過自定義總線與一個(gè)或多個(gè)從運(yùn)動(dòng)控制器(3)相連，所述從運(yùn)動(dòng)控制器(3)與一個(gè)或多個(gè)驅(qū)動(dòng)器相連，所述每個(gè)驅(qū)動(dòng)器分別與一個(gè)電機(jī)相連。2.根據(jù)權(quán)利要求1所述的基于自定義總線的多軸運(yùn)動(dòng)控制系統(tǒng)硬件架構(gòu)，其特征在于:所述主運(yùn)動(dòng)控制器(2)，其至少包括通信接口和主DSP ;所述通信接口與上位機(jī)(I)相連，所述主DSP與通信接口相連；所述主DSP通過通信接口獲取上位機(jī)(I)下發(fā)的軌跡規(guī)劃指令，并進(jìn)行指令解析、前瞻控制、同步協(xié)調(diào)控制和插補(bǔ)運(yùn)算，最后通過自定義總線實(shí)現(xiàn)將運(yùn)動(dòng)指令發(fā)送到每個(gè)從運(yùn)動(dòng)控制器(3)。3.根據(jù)權(quán)利要求1所述的基于自定義總線的多軸運(yùn)動(dòng)控制系統(tǒng)硬件架構(gòu)，其特征在于:所述主運(yùn)動(dòng)控制器(2)可以通過自定義總線與一個(gè)或多個(gè)從運(yùn)動(dòng)控制器(3)相連，從運(yùn)動(dòng)控制器⑶的個(gè)數(shù)由驅(qū)動(dòng)器和電機(jī)的個(gè)數(shù)決定。4.根據(jù)權(quán)利要求1所述的基于自定義總線的多軸運(yùn)動(dòng)控制系統(tǒng)硬件架構(gòu)，其特征在于:所述從運(yùn)動(dòng)控制器(3)，其至少包括FPGA1、W DSP、存儲(chǔ)器、FPGA2和信號(hào)調(diào)理電路；所述FPGA2通過自定義總線與主運(yùn)動(dòng)控制器(2)相連，所述從DSP通過內(nèi)部總線分別與FPGA1、存儲(chǔ)器和FPGA2相連，所述FPGAl分別與FPGA2和信號(hào)調(diào)理電路相連，所述信號(hào)調(diào)理電路與一個(gè)或多個(gè)驅(qū)動(dòng)器相連。5.根據(jù)權(quán)利要求4所述的基于自定義總線的多軸運(yùn)動(dòng)控制系統(tǒng)硬件架構(gòu)，其特征在于:所述信號(hào)調(diào)理電路，其至少包括模擬指令信號(hào)調(diào)理電路、指令脈沖信號(hào)調(diào)理電路和反饋信號(hào)調(diào)理電路。6.根據(jù)權(quán)利要求1所述的基于自定義總線的多軸運(yùn)動(dòng)控制系統(tǒng)硬件架構(gòu)，其特征在于:所述從運(yùn)動(dòng)控制器(3)可以與一個(gè)或多個(gè)驅(qū)動(dòng)器相連，一個(gè)從運(yùn)動(dòng)控制器(3)最多可以與四個(gè)驅(qū)動(dòng)器相連。7.根據(jù)權(quán)利要求1所述的基于自定義總線的多軸運(yùn)動(dòng)控制系統(tǒng)硬件架構(gòu)，其特征在于:所述FPGAl負(fù)責(zé)輸入輸出信號(hào)處理、數(shù)據(jù)采集、算法預(yù)處理及接口轉(zhuǎn)換；所述FPGA2負(fù)責(zé)從運(yùn)動(dòng)控制器(3)與主運(yùn)動(dòng)控制器(2)的數(shù)據(jù)交換，并控制FPGAl進(jìn)行輸入輸出信號(hào)處理、數(shù)據(jù)采集、算法預(yù)處理及接口轉(zhuǎn)換；所述從DSP負(fù)責(zé)各類補(bǔ)償算法和單軸跟蹤控制算法處理。
【文檔編號(hào)】G05B19/418GK105892412SQ201410771183
【公開日】2016年8月24日
【申請(qǐng)日】2014年12月15日
【發(fā)明人】潘海鴻, 陳琳, 韋慶情, 黃炳瓊, 何蘊(yùn)達(dá), 董海濤
【申請(qǐng)人】廣西大學(xué)