一種帶隙基準電壓源電路的制作方法
【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及一種CMOS帶隙基準電壓源電路，尤其涉及一種無需運算放大器的CMOS帶隙基準電壓源電路，屬于模擬集成電路技術(shù)領(lǐng)域。
【背景技術(shù)】
[0002]帶隙基準電壓的基本原理是利用兩個具有相反溫度系數(shù)的電壓以合適的權(quán)重相加，產(chǎn)生一個具有零溫度系數(shù)的電壓。雙極型晶體管(BJT)具有以下兩個特性:雙極型晶體管的基極-發(fā)射極電壓VBE與絕對溫度成反比；在不同的集電極電流下，兩個雙極型晶體管的基極-發(fā)射極的電壓的差值A(chǔ)VBE與絕對溫度成正比。因此雙極型晶體管通常是構(gòu)成帶隙基準電壓的核心。
[0003]在模擬集成電路或混合信號設(shè)計領(lǐng)域，帶隙基準電壓源是在電路系統(tǒng)中為其它功能模塊提供高精度的電壓基準，或由其轉(zhuǎn)化為高精度電流基準，為其它功能模塊提供精確、穩(wěn)定的偏置的電路。它是模擬集成電路和混合集成電路中非常重要的模塊。基準源輸出的基準信號穩(wěn)定，與電源電壓、溫度以及工藝的變化無關(guān)，隨著電路集成度的提高，基準電壓源也越來越多的集成到芯片內(nèi)部，以降低系統(tǒng)成本。
[0004]隨著集成電路的發(fā)展，市場競爭日趨激烈，如何壓縮制作成本，提高產(chǎn)品精度和質(zhì)量成為了能否立足的關(guān)鍵。在相同的工藝條件下，占用更小的面積往往意味著更低的成本。電路結(jié)構(gòu)的復雜程度也影響著產(chǎn)品的良率，進而影響成本。因此，結(jié)構(gòu)簡單、實用、輸出精準的電路模塊在市場上有著很強的競爭力。
[0005]傳統(tǒng)的基準電壓源電路如圖1所示，包含誤差放大器0P、第一 PMOS晶體管PM1，第二 PMOS晶體管PM2，第三PMOS晶體管PM3，第一 PNP晶體管Q1，第二 PNP晶體管Q2，第三PNP晶體管Q3，第一電阻R1，第二電阻R2。
[0006]其中，所述第一 PMOS晶體管PMl，第二 PMOS晶體管PM2與第三PMOS晶體管PM3的襯底和源極都接VDD，所述第一 PMOS晶體管PMl的柵極，所述第二PMOS晶體管PM2的柵極與所述第三PMOS晶體管PM3的柵極相連并接于所述誤差放大器OP的輸出端，所述第一 PMOS晶體管PMl的漏極與所述誤差放大器OP的負輸入端相連并接于所述第一 PNP晶體管Ql的發(fā)射極，所述第二 PMOS晶體管PM2的漏極與所述誤差放大器OP的正輸入端相連并接于第一電阻Rl的上端，所述第一電阻Rl的下端與所述第二 PNP晶體管Q2的發(fā)射極相連，所述第一 PNP晶體管Ql的基極和集電極與所述第二 PNP晶體管Q2的基極和集電極都接AGND，所述第三PMOS晶體管PM3的漏極與所述第二電阻R2的上端相連作為基準的輸出端，所述第二電阻R2的下端與所述第三PNP晶體管Q3的發(fā)射極相連，所述第三PNP晶體管Q3的基極與集電極接于AGND。
[0007]具有上述結(jié)構(gòu)的帶隙基準電壓電路因為包含誤差放大器及相應的偏置電路，存在面積較大的問題，并且，誤差放大器自身的失調(diào)電壓及噪聲也會加到基準電壓輸出端(Vref)。由于基準電壓由一支路單獨生成，圖1中PM3、PMl和PM2鏡像電流源間的鏡像失配也會加大基準電壓的失調(diào)電壓，并且增加了版圖的面積。

【發(fā)明內(nèi)容】

[0008]本發(fā)明的主要目的是提供一種結(jié)構(gòu)簡單，實用，輸出精準的帶隙基準電壓源電路。
[0009]本發(fā)明解決其技術(shù)問題所采用的技術(shù)方案是:
[0010]一種帶隙基準電壓源電路，其包括:基準電路和啟動電路，所述基準電路包括:第五PMOS晶體管PM5、第六PMOS晶體管PM6、第一 NPN晶體管Q1、第二 NPN晶體管Q2、第一電阻R1、第二電阻R2、第三電阻R3，用于產(chǎn)生基準電壓輸出Vref ;
[0011]所述啟動電路用于為所述基準核心電路提供簡并狀態(tài)時的啟動偏置電壓，包括第一 PMOS晶體管PM1、第二 PMOS晶體管PM2、第三PMOS晶體管PM3、第四PMOS晶體管PM4、第一 NMOS晶體管NMl和第二 NMOS晶體管NM2 ；
[0012]其中:
[0013]所述第五PMOS晶體管PM5的柵極和所述第六PMOS的晶體管PM6的柵極相連并均接于第五PMOS晶體管PM5的漏極；所述第五PMOS晶體管PM5的源極和襯底與第六PMOS晶體管PM6的源極和襯底都接電源VDD ;所述第一 NPN晶體管Ql的集電極和所述第五PMOS晶體管PM5的漏極相連，所述第一 NPN晶體管Ql的基極與第二 NPN晶體管Q2的集電極相連并均接于所述第三電阻R3的下端，所述第一 NPN晶體管Ql的發(fā)射極與所述第二 NPN晶體管Q2的發(fā)射極相連并均接地AGND，所述第二 NPN晶體管Q2的基極與所述第三電阻R3的上端相連；所述第一電阻Rl的上端與所述第六PMOS晶體管PM6的漏極相連，所述第一電阻Rl的下端與所述第二電阻R2的上端相連并作為基準電路的輸出端；所述第二電阻R2的下端與所述第三電阻R3的上端相連；所述第一 PMOS晶體管PMl的襯底和源極與所述第二 PMOS晶體管PM2的襯底和源極都接入電源VDD，所述第一 PMOS晶體管PMl的柵極與第二 PMOS晶體管PM2的柵極相連并接于第一 PMOS晶體管PMl的漏極，所述第二 PMOS晶體管PM2的漏極與所述第一 NMOS晶體管Wl的柵極相連，所述第一 PMOS晶體管PMl的漏極連接偏置電流 IBIASo
[0014]所述第一 NMOS晶體管匪1的襯底和源極與所述第二 NMOS晶體管匪2的襯底和源極都接低電平VSS，所述第二 NMOS晶體管NM2的漏極與所述第四PMOS晶體管PM4的柵極相連，所述第四PMOS管PM4的襯底和源極都接電源VDD，所述第四PMOS管PM4的漏極與所述第一 NPN晶體管Ql的基極相連。
[0015]優(yōu)選地，所述第一 NPN晶體管Ql的個數(shù)為12個，所述第二 NPN晶體管Q2個數(shù)為I個。
[0016]實施本發(fā)明的技術(shù)方案，具有以下有益效果:本發(fā)明提供的CMOS帶隙基準電壓源由于未采用誤差放大器，版圖上占用面積會顯著減小，結(jié)構(gòu)簡單，而且也不存在誤差放大器自身的失調(diào)電壓及噪聲對基準電壓輸出端的影響，有助于提高產(chǎn)品良率；同時，基準電壓輸出支路并未如現(xiàn)有電路一樣，由一個支路單獨產(chǎn)生，也避免了電流鏡像失配引起的失調(diào)電壓的影響，并且也節(jié)省了面積和功耗。
【附圖說明】
[0017]圖1為現(xiàn)有技術(shù)提供的基準電壓源電路的結(jié)構(gòu)原理圖；
[0018]圖2為本發(fā)明實施例提供的帶隙基準電壓源電路；
[0019]圖3為本發(fā)明實施例提供的帶隙基準電壓源電路的輸出Vref隨溫度變化的仿真圖；
[0020]本發(fā)明目的的實現(xiàn)、功能特點及優(yōu)點將結(jié)合實施例，參照附圖做進一步說明。
【具體實施方式】
[0021]為了使本發(fā)明的目的、技術(shù)方案及優(yōu)點更加清楚明白，以下結(jié)合附圖及實施例，對本發(fā)明進行進一步詳細說明。應當理解，此處所描述的具體實施例僅僅用以解釋本發(fā)明，并不用于限定本發(fā)明。
[0022]本發(fā)明實施例提供一種帶隙基準電壓源電路，包括:基準電路和啟動電路，如圖2所示，所述基準電路包括??第五PMOS晶體管PM5、第六PMOS晶體管PM6、第一 NPN晶體管、第二NPN晶體管、第一電阻R1、第二電阻R2、第三電阻R3和用于產(chǎn)生與電源和溫度無關(guān)的基準電壓輸出Vref。
[0023]所述啟動電路用于為所述基準核心電路提供簡并狀態(tài)時的啟動偏置電壓，如圖2所示，所述啟動電路包括第一 PMOS晶體管PMl、第二 PMOS晶體管PM2、第三PMOS晶體管PM3、第四PMOS晶體管PM4、第一 NMOS晶體管NMl和第二 NMOS晶體管NM2。
[0024]其中:
[0025]所述第五PMOS晶體管PM5的柵極和所述第六PMOS的晶體管PM6的柵極相連并均接于第五