技術(shù)特征：
1.一種基于FPGA的速度自適應(yīng)檢測(cè)裝置，至少包括晶振電路(1)、編碼器接口及調(diào)理電路(2)、FPGA芯片(3)和微處理器(4)，其特征在于：所述FPGA芯片(3)至少包括四倍頻單元(31)、分頻器(32)、延時(shí)單元(33)、計(jì)數(shù)器(34)、零速度檢測(cè)單元(35)、鎖存器A(36)、自適應(yīng)控制器(37)、鎖存器B(38)和總線接口單元(39)；所述晶振電路(1)輸出的時(shí)鐘信號(hào)Clock輸入到FPGA芯片(3)；所述編碼器接口及調(diào)理電路(2)輸出的正交信號(hào)A和B輸入到FPGA芯片(3)；所述FPGA芯片(3)與微處理器(4)相連；所述四倍頻單元(31)輸出的四倍頻信號(hào)Mul輸入到分頻器(32)；所述分頻器(32)輸出的鎖存信號(hào)Lat分別輸入到延時(shí)單元(33)、鎖存器A(36)、自適應(yīng)控制器(37)和鎖存器B(38)；所述延時(shí)單元(33)輸出的復(fù)位信號(hào)Clr分別輸入到計(jì)數(shù)器(34)和自適應(yīng)控制器(37)；所述計(jì)數(shù)器(34)的輸出端分別與鎖存器A(36)的輸入端和零速度檢測(cè)單元(35)的輸入端相連；所述零速度檢測(cè)單元(35)輸出端分別與計(jì)數(shù)器(34)、鎖存器A(36)和總線接口單元(39)的輸入端相連；所述鎖存器A(36)輸出端分別與自適應(yīng)控制器(37)和總線接口單元(39)的輸入端相連；所述自適應(yīng)控制器(37)輸出端分別與分頻器(32)和鎖存器B(38)的輸入端相連；所述鎖存器B(38)輸出端分別與自適應(yīng)控制器(37)和總線接口單元(39)的輸入端相連；所述總線接口單元(39)與微處理器(4)相連；所述編碼器接口及調(diào)理電路(2)輸出的正交信號(hào)A和B輸入到FPGA芯片(3)的四倍頻單元(31)；所述晶振電路(1)輸出的時(shí)鐘信號(hào)Clock分別輸入到FPGA芯片(3)的四倍頻單元(31)、分頻器(32)、延時(shí)單元(33)和計(jì)數(shù)器(34)；所述自適應(yīng)控制器(37)至少包括譯碼器(371)和判別器(372)；所述譯碼器(371)的輸入端分別與鎖存器A(36)輸出的時(shí)間計(jì)數(shù)值Tn和鎖存器B(38)輸出的分頻系數(shù)指數(shù)Pn相連；所述判別器(372)分別與譯碼器(371)的輸出端、延時(shí)單元(33)輸出的復(fù)位信號(hào)Clr和分頻器(32)輸出的鎖存信號(hào)Lat相連；所述判別器(372)輸出的信號(hào)為分頻系數(shù)指數(shù)Pe，Pe為自然數(shù)。2.根據(jù)權(quán)利要求1所述的基于FPGA的速度自適應(yīng)檢測(cè)裝置，其特征在于：所述鎖存器A(36)輸出的時(shí)間計(jì)數(shù)值Tn分別輸入到自適應(yīng)控制器(37)和總線接口單元(39)；所述自適應(yīng)控制器(37)輸出的分頻系數(shù)指數(shù)Pe分別輸入到分頻器(32)和鎖存器B(38)；所述鎖存器B(38)輸出的分頻系數(shù)指數(shù)Pn分別輸入到自適應(yīng)控制器(37)和總線接口單元(39)；所述零速度檢測(cè)單元(35)輸出的零速度標(biāo)志信號(hào)Vz分別輸入到計(jì)數(shù)器(34)、鎖存器A(36)和總線接口單元(39)。3.根據(jù)權(quán)利要求1所述的基于FPGA的速度自適應(yīng)檢測(cè)裝置，其特征在于：所述分頻器(32)輸出的鎖存信號(hào)Lat有效時(shí)，鎖存器B(38)將自適應(yīng)控制器(37)的判別器(372)輸出的分頻系數(shù)指數(shù)Pe鎖存為鎖存器B(38)輸出的分頻系數(shù)指數(shù)Pn，鎖存器A(36)將計(jì)數(shù)器(34)輸出的時(shí)間計(jì)數(shù)值和零速度檢測(cè)單元(35)輸出的零速度標(biāo)志信號(hào)Vz鎖存為鎖存器A(36)輸出的時(shí)間計(jì)數(shù)值Tn；鎖存器A(36)輸出的時(shí)間計(jì)數(shù)值Tn的最高位是零速度檢測(cè)單元(35)輸出的零速度標(biāo)志信號(hào)Vz；通過(guò)鎖存信號(hào)Lat的同步鎖存處理，確保了分頻系數(shù)指數(shù)Pn、時(shí)間計(jì)數(shù)值Tn和零速度標(biāo)志信號(hào)Vz隸屬于同一測(cè)量周期內(nèi)的測(cè)量值。4.根據(jù)權(quán)利要求1所述的基于FPGA的速度自適應(yīng)檢測(cè)裝置，其特征在于：所述FPGA芯片(3)的分頻器(32)，所述分頻器(32)對(duì)輸入的四倍頻信號(hào)Mul進(jìn)行2Pe分頻，Pe為自然數(shù)，Pe由自適應(yīng)控制器(37)的判別器(372)輸出。5.根據(jù)權(quán)利要求1所述的基于FPGA的速度自適應(yīng)檢測(cè)裝置，其特征在于：所述FPGA芯片(3)的零速度檢測(cè)單元(35)，所述零速度檢測(cè)單元(35)檢測(cè)到計(jì)數(shù)器(34)輸出的時(shí)間計(jì)數(shù)值為最大值時(shí)，零速度檢測(cè)單元(35)輸出的零速度標(biāo)志信號(hào)Vz有效。6.根據(jù)權(quán)利要求1所述的基于FPGA的速度自適應(yīng)檢測(cè)裝置，其特征在于：所述FPGA芯片(3)的計(jì)數(shù)器(34)，所述計(jì)數(shù)器(34)對(duì)輸入的時(shí)鐘信號(hào)Clock進(jìn)行計(jì)數(shù)，當(dāng)零速度檢測(cè)單元(35)輸出的零速度標(biāo)志信號(hào)Vz有效時(shí)，所述計(jì)數(shù)器(34)停止計(jì)數(shù)；當(dāng)延時(shí)單元(33)輸出的復(fù)位信號(hào)Clr有效時(shí)，所述計(jì)數(shù)器(34)復(fù)位清零。7.根據(jù)權(quán)利要求1所述的基于FPGA的速度自適應(yīng)檢測(cè)裝置，其特征在于：所述自適應(yīng)控制器(37)的譯碼器(371)，所述譯碼器(371)對(duì)鎖存器A(36)輸出的時(shí)間計(jì)數(shù)值Tn除最高位外的其它位進(jìn)行右移操作后，再對(duì)時(shí)間計(jì)數(shù)值Tn進(jìn)行譯碼操作；所述譯碼器(371)對(duì)鎖存器A(36)輸出的時(shí)間計(jì)數(shù)值Tn除最高位外的其它位進(jìn)行右移操作的位數(shù)等于鎖存器B(38)輸出的分頻系數(shù)指數(shù)Pn。8.根據(jù)權(quán)利要求1所述的基于FPGA的速度自適應(yīng)檢測(cè)裝置，其特征在于：所述自適應(yīng)控制器(37)的判別器(372)，所述判別器(372)比較前后兩個(gè)測(cè)量周期的譯碼器(371)輸出的譯碼值，如果前后兩個(gè)測(cè)量周期的譯碼器(371)輸出的譯碼值相等，則所述判別器(372)輸出的分頻系數(shù)指數(shù)Pe等于譯碼器(371)輸出的譯碼值；如果前后兩個(gè)測(cè)量周期譯碼器(371)輸出的譯碼值不相等，則所述判別器(372)輸出的分頻系數(shù)指數(shù)Pe保持不變。