本發(fā)明涉及伺服驅(qū)動(dòng)及控制系統(tǒng)的速度測(cè)量領(lǐng)域，更具體的說(shuō)是涉及一種基于增量式光電編碼器的速度檢測(cè)和基于FPGA的速度自適應(yīng)檢測(cè)裝置。

背景技術(shù)：
目前，增量式光電編碼器在工業(yè)自動(dòng)化、航空、汽車(chē)、數(shù)控機(jī)床、加工中心、導(dǎo)航系統(tǒng)、機(jī)器人等許多領(lǐng)域得到了廣泛應(yīng)用，它被用來(lái)作速度反饋和位置反饋的測(cè)量。目前，處理光電編碼器信號(hào)實(shí)現(xiàn)速度測(cè)量方法主要有T法、M法、M/T法。T法的原理是測(cè)量相鄰兩個(gè)反饋脈沖的時(shí)間間隔；M法的原理是測(cè)量單位時(shí)間間隔內(nèi)的反饋脈沖數(shù)；M/T法原理是同時(shí)測(cè)量規(guī)定時(shí)間間隔內(nèi)反饋脈沖數(shù)和該時(shí)間間隔內(nèi)整數(shù)個(gè)脈沖數(shù)下的時(shí)間。T法適用于低速測(cè)量場(chǎng)合，M法適用于高速測(cè)量場(chǎng)合，M/T法在整個(gè)轉(zhuǎn)速范圍內(nèi)都有較好的準(zhǔn)確性。但是低速時(shí)M/T法檢測(cè)時(shí)間較長(zhǎng)，無(wú)法滿(mǎn)足速度檢測(cè)系統(tǒng)的快速動(dòng)態(tài)響應(yīng)的要求，并且采用上述3種方法進(jìn)行速度測(cè)量時(shí)不能根據(jù)不同的速度自適應(yīng)地改變測(cè)量周期。為了使速度測(cè)量周期能夠根據(jù)不同速度自適應(yīng)地改變，國(guó)內(nèi)外研究人員對(duì)基于增量式光電編碼器的速度測(cè)量進(jìn)行了大量研究。中國(guó)專(zhuān)利公開(kāi)號(hào)CN102680726A，公開(kāi)日2012年09月19日，發(fā)明創(chuàng)造的名稱(chēng)為一種用于電機(jī)轉(zhuǎn)速測(cè)量的高精度自適應(yīng)裝置，該申請(qǐng)公開(kāi)了基于FPGA的電機(jī)轉(zhuǎn)速自適應(yīng)測(cè)量方法，該方法通過(guò)預(yù)估正交信號(hào)的周期來(lái)自適應(yīng)地改變轉(zhuǎn)速測(cè)量周期，其不足之處是預(yù)估正交信號(hào)的周期需要花費(fèi)一個(gè)正交信號(hào)周期的時(shí)間，從而增加了轉(zhuǎn)速測(cè)量周期；速度測(cè)量周期在臨界速度附近跳變，使臨界速度附近的速度檢測(cè)不穩(wěn)定；同時(shí)該方法直接使用增量式編碼器輸出的正交信號(hào)作為轉(zhuǎn)速測(cè)量信號(hào)，未對(duì)增量式編碼器輸出的正交信號(hào)進(jìn)行倍頻處理，在低速時(shí)轉(zhuǎn)速測(cè)量周期比較長(zhǎng)。中國(guó)專(zhuān)利公開(kāi)號(hào)CN103308707A，公開(kāi)日2013年09月18日，發(fā)明創(chuàng)造的名稱(chēng)為一種自適應(yīng)轉(zhuǎn)速測(cè)量方法，該申請(qǐng)公開(kāi)了基于軟件方法實(shí)現(xiàn)自適應(yīng)轉(zhuǎn)速測(cè)量，降低了對(duì)硬件設(shè)備的要求，其不足之處是轉(zhuǎn)速測(cè)量周期比較長(zhǎng)。美國(guó)電氣和電子工程師協(xié)會(huì)(IEEE)TRANSACTIONSONINSTRUMENTATIONANDMEASUREMENT的《High-PerformancePositionDetectionandVelocityAdaptiveMeasurementforClosed-LoopPositionControl》(1998年08月第47卷第4期)和《AdaptiveHigh-PerformanceVelocityEvaluationBasedonaHigh-ResolutionTime-to-DigitalConverter》(2008年09月第57卷第9期)都公開(kāi)了一種基于FPGA的速度自適應(yīng)測(cè)量方法，該方法通過(guò)預(yù)估正交信號(hào)的周期來(lái)自適應(yīng)地改變速度測(cè)量周期，其不足之處是預(yù)估正交信號(hào)的周期需要花費(fèi)一個(gè)正交信號(hào)周期的時(shí)間，從而增加了轉(zhuǎn)速測(cè)量周期；速度測(cè)量周期在臨界速度附近跳變，使臨界速度附近的速度檢測(cè)不穩(wěn)定；同時(shí)該方法直接使用增量式編碼器輸出的正交信號(hào)作為轉(zhuǎn)速測(cè)量信號(hào)，未對(duì)增量式編碼器輸出的正交信號(hào)進(jìn)行倍頻處理，在低速時(shí)轉(zhuǎn)速測(cè)量周期比較長(zhǎng)。ElsevierScience的MicroprocessorsandMicrosystems第24卷的《Accuratevelocitvevaluationusingadaptivesamplinginterval》公開(kāi)了一種基于FPGA的速度自適應(yīng)測(cè)量方法，該方法通過(guò)對(duì)時(shí)間計(jì)數(shù)器的高M(jìn)位進(jìn)行譯碼獲得下一個(gè)速度測(cè)量周期的脈沖計(jì)數(shù)器的初始值，從而自適應(yīng)地改變速度測(cè)量周期，其不足之處是速度測(cè)量周期比較長(zhǎng)，速度測(cè)量周期在臨界速度附近跳變，使臨界速度附近的速度檢測(cè)不穩(wěn)定。

技術(shù)實(shí)現(xiàn)要素：
本發(fā)明目的是為解決速度測(cè)量周期長(zhǎng)和速度測(cè)量周期在臨界速度附近跳變的問(wèn)題，從而提出了一種基于FPGA的速度自適應(yīng)檢測(cè)裝置。本發(fā)明的技術(shù)方案概述如下：一種基于FPGA的速度自適應(yīng)檢測(cè)裝置，至少包括晶振電路1、編碼器接口及調(diào)理電路2、FPGA芯片3和微處理器4；FPGA芯片3至少包括四倍頻單元31、分頻器32、延時(shí)單元33、計(jì)數(shù)器34、零速度檢測(cè)單元35、鎖存器A36、自適應(yīng)控制器37、鎖存器B38和總線接口單元39；晶振電路1輸出的時(shí)鐘信號(hào)Clock輸入到FPGA芯片3；編碼器接口及調(diào)理電路2輸出的正交信號(hào)A和B輸入到FPGA芯片3；FPGA芯片3與微處理器4相連。所述四倍頻單元31輸出的四倍頻信號(hào)Mul輸入到分頻器32；分頻器32輸出的鎖存信號(hào)Lat分別輸入到延時(shí)單元33、鎖存器A36、自適應(yīng)控制器37和鎖存器B38；延時(shí)單元33輸出的復(fù)位信號(hào)Clr分別輸入到計(jì)數(shù)器34和自適應(yīng)控制器37；計(jì)數(shù)器34的輸出端分別與鎖存器A36的輸入端和零速度檢測(cè)單元35的輸入端相連；零速度檢測(cè)單元35輸出端分別與計(jì)數(shù)器34、鎖存器A36和總線接口單元39的輸入端相連；所述鎖存器A36輸出端分別與自適應(yīng)控制器37和總線接口單元39的輸入端相連；所述自適應(yīng)控制器37輸出端分別與分頻器32和鎖存器B38的輸入端相連；所述鎖存器B38輸出端分別與自適應(yīng)控制器37和總線接口單元39的輸入端相連；總線接口單元39與微處理器4相連；編碼器接口及調(diào)理電路2輸出的正交信號(hào)A和B輸入到FPGA芯片3的四倍頻單元31；晶振電路1輸出的時(shí)鐘信號(hào)Clock分別輸入到FPGA芯片3的四倍頻單元31、分頻器32、延時(shí)單元33和計(jì)數(shù)器34。所述鎖存器A36輸出的時(shí)間計(jì)數(shù)值Tn分別輸入到自適應(yīng)控制器37和總線接口單元39；所述自適應(yīng)控制器37輸出的分頻系數(shù)指數(shù)Pe分別輸入到分頻器32和鎖存器B38；所述鎖存器B38輸出的分頻系數(shù)指數(shù)Pn分別輸入到自適應(yīng)控制器37和總線接口單元39；所述零速度檢測(cè)單元35輸出的零速度標(biāo)志信號(hào)Vz分別輸入到計(jì)數(shù)器34、鎖存器A36和總線接口單元39。所述自適應(yīng)控制器37至少包括譯碼器371和判別器372；譯碼器371的輸入端分別與鎖存器A36輸出的時(shí)間計(jì)數(shù)值Tn和鎖存器B38輸出的分頻系數(shù)指數(shù)Pn相連；判別器372分別與譯碼器371的輸出端、延時(shí)單元33輸出的復(fù)位信號(hào)Clr和分頻器32輸出的鎖存信號(hào)Lat相連；判別器372輸出的信號(hào)為分頻系數(shù)指數(shù)Pe，Pe為自然數(shù)。所述分頻器32輸出的鎖存信號(hào)Lat有效時(shí)，鎖存器B38將自適應(yīng)控制器37的判別器372輸出的分頻系數(shù)指數(shù)Pe鎖存為鎖存器B38輸出的分頻系數(shù)指數(shù)Pn，鎖存器A36將計(jì)數(shù)器34輸出的時(shí)間計(jì)數(shù)值和零速度檢測(cè)單元35輸出的零速度標(biāo)志信號(hào)Vz鎖存為鎖存器A36輸出的時(shí)間計(jì)數(shù)值Tn；鎖存器A36輸出的時(shí)間計(jì)數(shù)值Tn的最高位是零速度檢測(cè)單元35輸出的零速度標(biāo)志信號(hào)Vz；通過(guò)鎖存信號(hào)Lat的同步鎖存處理，確保了分頻系數(shù)指數(shù)Pn、時(shí)間計(jì)數(shù)值Tn和零速度標(biāo)志信號(hào)Vz隸屬于同一測(cè)量周期內(nèi)的測(cè)量值。所述FPGA芯片3的分頻器32對(duì)輸入的四倍頻信號(hào)Mul進(jìn)行2Pe分頻，Pe為自然數(shù)，Pe由自適應(yīng)控制器37的判別器372輸出。所述FPGA芯片3的零速度檢測(cè)單元35檢測(cè)到計(jì)數(shù)器34輸出的時(shí)間計(jì)數(shù)值為最大值時(shí)，零速度檢測(cè)單元35輸出的零速度標(biāo)志信號(hào)Vz有效(高低平有效或低電平有效)。所述FPGA芯片3的計(jì)數(shù)器34對(duì)輸入的時(shí)鐘信號(hào)Clock進(jìn)行計(jì)數(shù)，當(dāng)零速度檢測(cè)單元35輸出的零速度標(biāo)志信號(hào)Vz有效時(shí)，計(jì)數(shù)器34停止計(jì)數(shù)；當(dāng)延時(shí)單元33輸出的復(fù)位信號(hào)Clr有效時(shí)(高低平有效或低低平有效)，計(jì)數(shù)器34復(fù)位清零。所述自適應(yīng)控制器37的譯碼器371對(duì)鎖存器A36輸出的時(shí)間計(jì)數(shù)值Tn除最高位外的其它位進(jìn)行右移操作后，再對(duì)時(shí)間計(jì)數(shù)值Tn進(jìn)行譯碼操作；譯碼器371對(duì)鎖存器A36輸出的時(shí)間計(jì)數(shù)值Tn除最高位外的其它位進(jìn)行右移操作的位數(shù)等于鎖存器B38輸出的分頻系數(shù)指數(shù)Pn。所述自適應(yīng)控制器37的判別器372比較前后兩個(gè)測(cè)量周期的譯碼器371輸出的譯碼值，如果前后兩個(gè)測(cè)量周期的譯碼器371輸出的譯碼值相等，判別器372輸出的分頻系數(shù)指數(shù)Pe等于譯碼器371輸出的譯碼值；如果前后兩個(gè)測(cè)量周期譯碼器371輸出的譯碼值不相等，判別器372輸出的分頻系數(shù)指數(shù)Pe保持不變。確定計(jì)數(shù)器34的位寬N，N為正整數(shù)。設(shè)需要測(cè)量的最小速度為Vminr/min(轉(zhuǎn)每分鐘)或Vminmm/min(毫米每分鐘)，為使在最小速度Vmin情況下，計(jì)數(shù)器34不溢出，根據(jù)以下式(1-1)確定滿(mǎn)足式(1-1)條件的最小正整數(shù)N來(lái)作為計(jì)數(shù)器34的位寬。在式(1-1)中，M為增量式光電編碼器的線數(shù)，單位是線/轉(zhuǎn)或線/mm；Tclk為時(shí)鐘信號(hào)Clock的周期，單位是秒(s)。所述微處理器4通過(guò)總線接口單元39從FPGA芯片3中讀取鎖存器B38輸出的分頻系數(shù)指數(shù)Pn、鎖存器A36輸出的時(shí)間計(jì)數(shù)值Tn和零速度檢測(cè)單元35輸出的零速度標(biāo)志信號(hào)Vz，并根據(jù)以下式(1-2)或式(1-3)計(jì)算速度值V。(1)當(dāng)零速度標(biāo)志信號(hào)Vz是高電平有效時(shí)：(2)當(dāng)零速度標(biāo)志信號(hào)Vz是低電平有效時(shí)：在式(1-2)和式(1-2)中，V為速度，單位是轉(zhuǎn)每分鐘(r/min)或毫米每分鐘(mm/min)；M為編碼器線數(shù)，單位是線/轉(zhuǎn)或線/mm；Tclk為時(shí)鐘信號(hào)Clock的周期，單位是秒(s)。本發(fā)明與現(xiàn)有技術(shù)相比具有的有益效果：(1)本發(fā)明使用增量式光電編碼輸出的正交信號(hào)的四倍頻信號(hào)作為速度測(cè)量的檢測(cè)信號(hào)，可以有效減小低速時(shí)的速度測(cè)量時(shí)間，提高速度測(cè)量的實(shí)時(shí)性。(2)本發(fā)明不需要對(duì)增量式光電編碼輸出的正交信號(hào)的周期進(jìn)行預(yù)估就可以根據(jù)不同速度自適應(yīng)地改變速度測(cè)量周期，實(shí)現(xiàn)速度測(cè)量的連續(xù)測(cè)量。(3)本發(fā)明使用判別器使速度測(cè)量周期在臨界速度附近不跳變，臨界速度附近的速度檢測(cè)穩(wěn)定可靠。附圖說(shuō)明圖1是基于FPGA的速度自適應(yīng)檢測(cè)裝置技術(shù)方案總體框圖圖2是本發(fā)明的自適應(yīng)控制器的技術(shù)方案圖圖3是本發(fā)明實(shí)施例一的時(shí)鐘信號(hào)Clock、正交信號(hào)A和B、四倍頻信號(hào)Mul之間的關(guān)系示意圖圖4是本發(fā)明實(shí)施例一的四倍頻信號(hào)Mul、鎖存信號(hào)Lat、復(fù)位信號(hào)Clr之間的關(guān)系示意圖圖5是本發(fā)明實(shí)施例一的鎖存器A36輸出的時(shí)間計(jì)數(shù)值Tn的位結(jié)構(gòu)示意圖圖6是本發(fā)明實(shí)施例二的時(shí)鐘信號(hào)Clock、正交信號(hào)A和B、四倍頻信號(hào)Mul之間的關(guān)系示意圖圖7是本發(fā)明實(shí)施例二的四倍頻信號(hào)Mul、鎖存信號(hào)Lat、復(fù)位信號(hào)Clr之間的關(guān)系示意圖圖8是本發(fā)明實(shí)施例二的鎖存器A36輸出的時(shí)間計(jì)數(shù)值Tn的位結(jié)構(gòu)示意圖具體實(shí)施方式下面結(jié)合附圖對(duì)本發(fā)明作進(jìn)一步描述。(1)實(shí)施例一：本發(fā)明實(shí)施例一中的增量式光電編碼器為增量式光柵尺編碼器，其線數(shù)為1000線/mm，即每毫米輸出1000個(gè)正交信號(hào)，也就是M＝1000；晶振電路1輸出的時(shí)鐘信號(hào)Clock的頻率為50MHz，周期為20ns(納秒)，即Tclk＝2.0×10-8(s)。本發(fā)明實(shí)施例一需要測(cè)量的速度范圍是從1mm/min到3000mm/min。參考圖1，本發(fā)明實(shí)施例一的基于FPGA的速度自適應(yīng)檢測(cè)裝置至少包括晶振電路1、編碼器接口及調(diào)理電路2、FPGA芯片3和微處理器4；FPGA芯片3至少包括四倍頻單元31、分頻器32、延時(shí)單元33、計(jì)數(shù)器34、零速度檢測(cè)單元35、鎖存器A36、自適應(yīng)控制器37、鎖存器B38和總線接口單元39。如圖3所示為本發(fā)明實(shí)施例一的時(shí)鐘信號(hào)Clock、正交信號(hào)A和B、四倍頻信號(hào)Mul之間的關(guān)系示意圖。四倍頻單元31對(duì)編碼器接口及調(diào)理電路2輸出的正交信號(hào)A和B進(jìn)行四倍頻處理獲得四倍頻信號(hào)Mul，所以增量式光柵尺編碼器每移動(dòng)一毫米，四倍頻單元31輸出的四倍頻信號(hào)Mul的脈沖個(gè)數(shù)為4×M＝4000個(gè)。在圖3中，四倍頻信號(hào)Mul的有效高電平寬度為一個(gè)時(shí)鐘信號(hào)Clock的周期Tclk。如圖4所示為本發(fā)明實(shí)施例一的四倍頻信號(hào)Mul、鎖存信號(hào)Lat、復(fù)位信號(hào)Clr之間的關(guān)系示意圖。在圖4中，設(shè)四倍頻信號(hào)Mul的相鄰兩個(gè)脈沖之間的間隔為P，則分頻器32輸出的鎖存信號(hào)Lat的相鄰兩個(gè)脈沖之間的間隔為2Pe×P，即分頻器32對(duì)四倍頻信號(hào)Mul進(jìn)行2Pe分頻；延時(shí)單元33輸出的復(fù)位信號(hào)Clr比鎖存信號(hào)Lat滯后了一個(gè)時(shí)鐘信號(hào)Clock的周期Tclk，目的是等待鎖存信號(hào)Lat將計(jì)數(shù)器34輸出的時(shí)間計(jì)數(shù)值鎖存完成后才對(duì)計(jì)數(shù)器34進(jìn)行復(fù)位清零操作。本發(fā)明實(shí)施例一中的四倍頻信號(hào)Mul、鎖存信號(hào)Lat和復(fù)位信號(hào)Clr都是高電平有效。在圖4中，鎖存信號(hào)Lat的相鄰兩個(gè)脈沖之間的間隔或者復(fù)位信號(hào)Clr的相鄰兩個(gè)脈沖之間的間隔是速度測(cè)量的測(cè)量周期，從圖4中可以看出，本發(fā)明可以實(shí)現(xiàn)速度測(cè)量的連續(xù)測(cè)量。參考圖2，本發(fā)明實(shí)施例一的自適應(yīng)控制器37至少包括包括譯碼器371和判別器372；譯碼器371的輸入端分別與鎖存器A36輸出的時(shí)間計(jì)數(shù)值Tn和鎖存器B38輸出的分頻系數(shù)指數(shù)Pn相連；判別器372分別與譯碼器371的輸出端、延時(shí)單元33輸出的復(fù)位信號(hào)Clr和分頻器32輸出的鎖存信號(hào)Lat相連；判別器372輸出的信號(hào)為分頻系數(shù)指數(shù)Pe。譯碼器371對(duì)鎖存器A36輸出的時(shí)間計(jì)數(shù)值Tn除最高位外的其它位進(jìn)行右移操作后，再對(duì)時(shí)間計(jì)數(shù)值Tn進(jìn)行譯碼操作；譯碼器371對(duì)鎖存器A36輸出的時(shí)間計(jì)數(shù)值Tn除最高位外的其它位進(jìn)行右移操作的位數(shù)等于鎖存器B38輸出的分頻系數(shù)指數(shù)Pn。判別器372比較前后兩個(gè)測(cè)量周期的譯碼器371輸出的譯碼值，如果前后兩個(gè)測(cè)量周期的譯碼器371輸出的譯碼值相等，判別器372輸出的分頻系數(shù)指數(shù)Pe等于譯碼器371輸出的譯碼值；如果前后兩個(gè)測(cè)量周期譯碼器371輸出的譯碼值不相等，判別器372輸出的分頻系數(shù)指數(shù)Pe保持不變。結(jié)合本發(fā)明實(shí)施例一，根據(jù)式(1-1)選擇符合式(1-1)條件的最小正整數(shù)N，則N＝20，即計(jì)數(shù)器34的位寬為20，所以鎖存器A36輸出的時(shí)間計(jì)數(shù)值Tn的位寬為21位，時(shí)間計(jì)數(shù)值Tn的最高位是零速度檢測(cè)單元35輸出的零速度標(biāo)志信號(hào)Vz。圖5是本發(fā)明實(shí)施例一的鎖存器A36輸出的時(shí)間計(jì)數(shù)值Tn的位結(jié)構(gòu)示意圖，時(shí)間計(jì)數(shù)值Tn的位編號(hào)從左到右是：bit20，bit19，bit18，bit17，…，bit3，bit2，bit1，bit0；其中時(shí)間計(jì)數(shù)值Tn的bit20即時(shí)間計(jì)數(shù)值Tn的最高位是零速度檢測(cè)單元35輸出的零速度標(biāo)志信號(hào)Vz，時(shí)間計(jì)數(shù)值Tn的其余位(bit19，bit18，bit17，…，bit3，bit2，bit1，bit0)是鎖存信號(hào)Lat鎖存的計(jì)數(shù)器34的時(shí)間計(jì)數(shù)值。本發(fā)明實(shí)施例一的零速度標(biāo)志信號(hào)Vz的有效電平是高電平有效。結(jié)合本發(fā)明實(shí)施例一，被測(cè)速度值V、時(shí)間計(jì)數(shù)值Tn除最高位bit20外的其它位(bit19，bit18，bit17，…，bit3，bit2，bit1，bit0)右移Pn位后的值、譯碼器371輸出的數(shù)值和測(cè)量周期范圍的關(guān)系如表1-1所示。表1-1從表1-1可以看出，當(dāng)被檢測(cè)速度值V的范圍是22.888mm/min～3000.000mm/min時(shí)，測(cè)量周期的范圍是0.32768ms～0.65534ms；當(dāng)被檢測(cè)速度值V的范圍是15.259mm/min～22.888mm/min時(shí)，測(cè)量周期的范圍是0.65536ms～0.98302ms；當(dāng)被檢測(cè)速度值V的范圍是1.000mm/min～15.259mm/min時(shí)，測(cè)量周期的范圍是0.98304～15.000ms?？梢?jiàn)根據(jù)本發(fā)明設(shè)計(jì)的實(shí)施例一的被測(cè)速度的范圍在15.259mm/min～3000.000mm/min時(shí)，測(cè)量周期被控制在1ms內(nèi)，與現(xiàn)有技術(shù)相比，速度測(cè)量實(shí)時(shí)性明顯提高；當(dāng)本發(fā)明實(shí)施例一的被測(cè)速度的范圍在1.000mm/min～15.259mm/min時(shí)，測(cè)量周期最大為15.000ms，與現(xiàn)有技術(shù)相比，低速時(shí)的實(shí)時(shí)性也有明顯提高。同時(shí)，根據(jù)本發(fā)明設(shè)計(jì)的實(shí)施例一的被測(cè)速度的范圍可以擴(kuò)展到0.715mm/min～5859.375mm/min，比預(yù)先設(shè)計(jì)的1.000mm/min～3000.000mm/min范圍要寬，且低速實(shí)時(shí)性有明顯提高。由于本發(fā)明的實(shí)施例一的零速度標(biāo)志信號(hào)Vz是高電平有效，所以微處理器4通過(guò)總線接口單元39從FPGA芯片3中讀取鎖存器B38輸出的分頻系數(shù)指數(shù)Pn、鎖存器A36輸出的時(shí)間計(jì)數(shù)值Tn和零速度檢測(cè)單元35輸出的零速度標(biāo)志信號(hào)Vz后，可根據(jù)以下式(1-2)計(jì)算速度值V，即式中：V為速度，單位是轉(zhuǎn)每分鐘(mm/min)；M為編碼器線數(shù)，單位是線/mm；Tclk為時(shí)鐘信號(hào)Clock的周期，單位是秒(s)。(2)實(shí)施例二：本發(fā)明實(shí)施例二中的增量式光電編碼器為增量式光電旋轉(zhuǎn)編碼器，其線數(shù)為2500線/轉(zhuǎn)，即每轉(zhuǎn)輸出2500個(gè)正交信號(hào)，也就是M＝2500；晶振電路1輸出的時(shí)鐘信號(hào)Clock的頻率為50MHz，周期為20ns(納秒)，即Tclk＝2.0×10-8(s)。本發(fā)明實(shí)施例二需要測(cè)量的速度范圍是從1r/min到3000r/min。參考圖1，本發(fā)明實(shí)施例二的基于FPGA的速度自適應(yīng)檢測(cè)裝置至少包括晶振電路1、編碼器接口及調(diào)理電路2、FPGA芯片3和微處理器4；FPGA芯片3至少包括四倍頻單元31、分頻器32、延時(shí)單元33、計(jì)數(shù)器34、零速度檢測(cè)單元35、鎖存器A36、自適應(yīng)控制器37、鎖存器B38和總線接口單元39。如圖6所示為本發(fā)明實(shí)施例二的時(shí)鐘信號(hào)Clock、正交信號(hào)A和B、四倍頻信號(hào)Mul之間的關(guān)系示意圖。四倍頻單元31對(duì)編碼器接口及調(diào)理電路2輸出的正交信號(hào)A和B進(jìn)行四倍頻處理獲得四倍頻信號(hào)Mul，所以增量式光電旋轉(zhuǎn)編碼器每旋轉(zhuǎn)一周，四倍頻單元31輸出的四倍頻信號(hào)Mul的脈沖個(gè)數(shù)為4×M＝10000個(gè)。在圖6中，四倍頻信號(hào)Mul的有效低電平寬度為一個(gè)時(shí)鐘信號(hào)Clock的周期Tclk。如圖7所示為本發(fā)明實(shí)施例二的四倍頻信號(hào)Mul、鎖存信號(hào)Lat、復(fù)位信號(hào)Clr之間的關(guān)系示意圖。在圖7中，設(shè)四倍頻信號(hào)Mul的相鄰兩個(gè)脈沖之間的間隔為P，則分頻器32輸出的鎖存信號(hào)Lat的相鄰兩個(gè)脈沖之間的間隔為2Pe×P，即分頻器32對(duì)四倍頻信號(hào)Mul進(jìn)行2Pe分頻；延時(shí)單元33輸出的復(fù)位信號(hào)Clr比鎖存信號(hào)Lat滯后了一個(gè)時(shí)鐘信號(hào)Clock的周期Tclk，目的是等待鎖存信號(hào)Lat將計(jì)數(shù)器34輸出的時(shí)間計(jì)數(shù)值鎖存完成后才對(duì)計(jì)數(shù)器34進(jìn)行復(fù)位清零操作。本發(fā)明實(shí)施例二中的四倍頻信號(hào)Mul、鎖存信號(hào)Lat和復(fù)位信號(hào)Clr都是低電平有效。在圖7中，鎖存信號(hào)Lat的相鄰兩個(gè)脈沖之間的間隔或者復(fù)位信號(hào)Clr的相鄰兩個(gè)脈沖之間的間隔是速度測(cè)量的測(cè)量周期，從圖7中可以看出，本發(fā)明可以實(shí)現(xiàn)速度測(cè)量的連續(xù)測(cè)量。參考圖2，本發(fā)明實(shí)施例二的自適應(yīng)控制器37至少包括包括譯碼器371和判別器372；譯碼器371的輸入端分別與鎖存器A36輸出的時(shí)間計(jì)數(shù)值Tn和鎖存器B38輸出的分頻系數(shù)指數(shù)Pn相連；判別器372分別與譯碼器371的輸出端、延時(shí)單元33輸出的復(fù)位信號(hào)Clr和1分頻器32輸出的鎖存信號(hào)Lat相連；判別器372輸出的信號(hào)為分頻系數(shù)指數(shù)Pe。譯碼器371對(duì)鎖存器A36輸出的時(shí)間計(jì)數(shù)值Tn除最高位外的其它位進(jìn)行右移操作后，再對(duì)時(shí)間計(jì)數(shù)值Tn進(jìn)行譯碼操作；譯碼器371對(duì)鎖存器A36輸出的時(shí)間計(jì)數(shù)值Tn除最高位外的其它位進(jìn)行右移操作的位數(shù)等于鎖存器B38輸出的分頻系數(shù)指數(shù)Pn。判別器372比較前后兩個(gè)測(cè)量周期的譯碼器371輸出的譯碼值，如果前后兩個(gè)測(cè)量周期的譯碼器371輸出的譯碼值相等，判別器372輸出的分頻系數(shù)指數(shù)Pe等于譯碼器371輸出的譯碼值；如果前后兩個(gè)測(cè)量周期譯碼器371輸出的譯碼值不相等，判別器372輸出的分頻系數(shù)指數(shù)Pe保持不變。結(jié)合本發(fā)明實(shí)施例二，根據(jù)式(1-1)選擇符合式(1-1)條件的最小正整數(shù)N，則N＝19，即計(jì)數(shù)器34的位寬為19，所以鎖存器A36輸出的時(shí)間計(jì)數(shù)值Tn的位寬為20位，時(shí)間計(jì)數(shù)值Tn的最高位是零速度檢測(cè)單元35輸出的零速度標(biāo)志信號(hào)Vz。圖5是本發(fā)明實(shí)施例二的鎖存器A36輸出的時(shí)間計(jì)數(shù)值Tn的位結(jié)構(gòu)示意圖，時(shí)間計(jì)數(shù)值Tn的位編號(hào)從左到右是：bit19，bit18，bit17，…，bit3，bit2，bit1，bit0；其中時(shí)間計(jì)數(shù)值Tn的bit19即時(shí)間計(jì)數(shù)值Tn的最高位是零速度檢測(cè)單元35輸出的零速度標(biāo)志信號(hào)Vz，時(shí)間計(jì)數(shù)值Tn的其余位(bit18，bit17，…，bit3，bit2，bit1，bit0)是鎖存信號(hào)Lat鎖存的計(jì)數(shù)器34的時(shí)間計(jì)數(shù)值。本實(shí)施例二的零速度標(biāo)志信號(hào)Vz的有效電平是低電平有效。結(jié)合本實(shí)施例二，被測(cè)速度值V、時(shí)間計(jì)數(shù)值Tn除最高位bit19外的其它位(bit18，bit17，…，bit3，bit2，bit1，bit0)右移Pn位后的值、譯碼器371輸出的數(shù)值和測(cè)量周期范圍的關(guān)系如表1-2所示。表1-2從表1-2可以看出，當(dāng)被檢測(cè)速度值V的范圍是9.155r/min～3000.000r/min時(shí)，測(cè)量周期的范圍是0.25600ms～0.65534ms；當(dāng)被檢測(cè)速度值V的范圍是6.103r/min～9.155r/min時(shí)，測(cè)量周期的范圍是0.65536ms～0.98302ms；當(dāng)被檢測(cè)速度值V的范圍是1.000r/min～6.103r/min時(shí)，測(cè)量周期的范圍是0.98304～6.000ms?？梢?jiàn)根據(jù)本發(fā)明設(shè)計(jì)的實(shí)施例二的被測(cè)速度的范圍在6.103r/min～3000.00r/min時(shí)，測(cè)量周期被控制在1ms內(nèi)，與現(xiàn)有技術(shù)相比，速度測(cè)量實(shí)時(shí)性明顯提高；當(dāng)本發(fā)明實(shí)施例二的被測(cè)速度的范圍在1.000r/min～6.103r/min時(shí)，測(cè)量周期最大為6.000ms，與現(xiàn)有技術(shù)相比，低速時(shí)的實(shí)時(shí)性也有明顯提高。同時(shí)，根據(jù)本發(fā)明設(shè)計(jì)的實(shí)施例二的被測(cè)速度的范圍可以擴(kuò)展到0.572r/min～6250.000r/min，比預(yù)先設(shè)計(jì)的1.000r/min～3000.000r/min范圍要寬，且低速實(shí)時(shí)性有明顯提高。由于本發(fā)明的實(shí)施例二的零速度標(biāo)志信號(hào)Vz是低電平有效，所以微處理器4通過(guò)總線接口單元39從FPGA芯片3中讀取鎖存器B38輸出的分頻系數(shù)指數(shù)Pn、鎖存器A36輸出的時(shí)間計(jì)數(shù)值Tn和零速度檢測(cè)單元35輸出的零速度標(biāo)志信號(hào)Vz后，可根據(jù)以下式(1-3)計(jì)算速度值V，即式中：V為速度，單位是轉(zhuǎn)每分鐘(r/min)；M為編碼器線數(shù)，單位是線/轉(zhuǎn)；Tclk為時(shí)鐘信號(hào)Clock的周期，單位是秒(s)。在此說(shuō)明書(shū)中，應(yīng)當(dāng)指出，以上實(shí)施例僅是本發(fā)明的兩個(gè)具體例子。顯然，本發(fā)明不局限于上述具體實(shí)施例，還可以做出各種修改、變換和變形。因此，說(shuō)明書(shū)和附圖應(yīng)被認(rèn)為是說(shuō)明性的而非限制性的。凡是依據(jù)本發(fā)明的技術(shù)實(shí)質(zhì)對(duì)以上實(shí)施例所作的任何簡(jiǎn)單修改和等同變化與修飾，均應(yīng)認(rèn)為屬于本發(fā)明的保護(hù)范圍。