專利名稱：伺服驅動裝置及伺服控制系統(tǒng)的制作方法
技術領域：
本發(fā)明涉及數(shù)控技術領域，特別是涉及一種伺服驅動裝置及伺服控制系統(tǒng)。
背景技術：
隨著工業(yè)化和自動化技術的深入發(fā)展，作為基礎環(huán)節(jié)的電機控制，特別是高端伺服電機控制已經(jīng)成為全自動化生產(chǎn)線、工業(yè)機器人以及數(shù)控系統(tǒng)中影響工作效率和性能的不可或缺的部分。比如，在伺服電機的三環(huán)控制理論中，除了電流環(huán)外，速度環(huán)和位置環(huán)的反饋都需要獲取電機轉軸的實時數(shù)據(jù)來進行處理和控制。而如何高效、快速、準確地獲取電機轉軸數(shù)據(jù)成為電機控制中影響控制精度和響應速度的最重要指標。通過附加連接在電機轉軸端的編碼器來獲取電機轉軸運動的實時數(shù)據(jù)，是目前比較成熟、高效和精準的反饋方式。由于工藝和使用上的便利性，目前市場上光電式旋轉編碼器占據(jù)著統(tǒng)治地位。然而，品牌眾多的編碼器產(chǎn)品，不同編碼器相應不同的工作原理、不同的通信協(xié)議以及不同的工作電壓，不僅讓終端使用者難于抉擇，也讓電機驅動相關的設計人員和工程師徘徊于多種方案選擇之間。如圖1所示，圖1是現(xiàn)有技術中常見的一種伺服控制系統(tǒng)。該伺服控制系統(tǒng)包括執(zhí)行機構10、光柵尺11、伺服電機12、光電式旋轉編碼器13以及伺服驅動器14。其中，伺服驅動器14包括FPGA單元141，F(xiàn)PGA單元141對光電式旋轉編碼器13反饋的電機轉軸的轉動位置值進行計數(shù)、采樣和細分，并將處理后的結果傳遞給伺服驅動器14內部的運動控制模塊(如圖1中的DSP單元142)進行分析計算，使得伺服驅動器14能夠準確、高精度的控制伺服電機12運行。所以，伺服驅動器上的編碼器接口直接影響到整個伺服系統(tǒng)的動態(tài)性能和穩(wěn)態(tài)精度。目前市場上伺服驅動器產(chǎn)品的光電式旋轉編碼器接口設計方案大致分為以下兩類:( I)采用單一的編碼器接口，僅支持指定的電機及編碼器。這類伺服驅動器一般與電機及編碼器捆綁整套銷售，同一款伺服驅動器僅支持指定的一款或幾款電機編碼器。如僅支持增量式TTL增量式編碼器或絕對值SSI編碼器，其支持的編碼器類型在購買電機驅動器時就已指定，不能更換編碼器種類。并且，其一般僅支持一種工作電壓，如5V或15V。(2)采用混合式編碼器接口，同時支持絕對值編碼器和增量式編碼器。這類伺服驅動器一般選用一種總線式通信協(xié)議，可以與支持相同總線協(xié)議的編碼器配套使用。如EnDat通信協(xié)議就可以兼容增量式編碼器或絕對值編碼器或混合式編碼器。這類伺服驅動器支持的編碼器型號較多，可以在購買后根據(jù)實際需求更換編碼器種類。但是，其一般也僅支持一種工作電壓，如5V或15V
發(fā)明內容
本發(fā)明主要解決的技術問題是提供一種伺服驅動裝置及伺服控制系統(tǒng)，能夠兼容多種類型，包括相同或不同工作電壓的光電式旋轉編碼器。為解決上述技術問題，本發(fā)明采用的一個技術方案是:提供一種伺服驅動裝置，包括:電源模塊、處理模塊以及編碼接口模塊，電源模塊的輸出端分別連接處理模塊和編碼接口模塊的電源輸入端，進而為處理模塊和編碼接口模塊提供電源；編碼接口模塊至少包括第一位置反饋接口單元、第二位置反饋接口單元以及電源接口單元；第一位置反饋接口單元的輸出端連接處理模塊，用于獲取增量式編碼器的編碼數(shù)據(jù)并將編碼數(shù)據(jù)進行相應處理后傳遞給處理模塊；第二位置反饋接口單元的輸出端連接處理模塊，用于獲取絕對值編碼器的編碼數(shù)據(jù)并將編碼數(shù)據(jù)進行相應處理后傳遞給處理模塊；電源接口單元的輸入端連接電源模塊的輸出端，并根據(jù)配置參數(shù)選擇性地為第一位置反饋接口單元或者第二位置反饋接口單元所連接的外部編碼器提供工作電壓。其中，處理模塊包括FPGA單元，F(xiàn)PGA單元的電源輸入端連接電源模塊的輸出端；第一位置反饋接口單元和第二位置反饋接口單元的輸出端分別連接FPGA單元的輸入輸出端。其中，第一位置反饋接口單元包括正弦波增量式編碼器接口電路；正弦波增量式編碼器接口電路包括第一運算放大器、第二運算放大器以及ADC模數(shù)轉換器；第一運算放大器和第二運算放大器的輸出端分別連接ADC模數(shù)轉換器的輸入端，ADC模數(shù)轉換器的輸出端連接FPGA單元的輸入輸出端；其中，外部正弦波增量式編碼器的SIN差分信號通過第一運算放大器轉換后成為SIN單端信號傳送至ADC模數(shù)轉換器進行處理并得到相應的SIN信號，外部正弦波增量式編碼器的COS差分信號通過第二運算放大器轉換后成為COS單端信號傳送至ADC模數(shù)轉換器進行處理并得到相應的COS信號，并且，SIN信號和COS信號最終傳遞至FPGA單元進行相應處理。其中，第一位置反饋接口單元還包括TTL增量式編碼器接口電路；TTL增量式編碼器接口電路復用正弦波增量式編碼器接口電路的第一運算放大器和第二運算放大器，并進一步包括第一比較器、第二比較器以及第三比較器；第一比較器、第二比較器以及第三比較器的輸出端分別連接FPGA單兀的輸入輸出端，并且，第一比較器的一輸入端連接第一運算放大器的輸出端、另一輸入端連接參考電壓，第二比較器的一輸入端連接第二運算放大器的輸出端、另一輸入端連接參考電壓；外部TTL增量式編碼器的A相差分信號經(jīng)第一運算放大器轉換后成為A相單端信號，在第一比較器的作用下，A相單端信號與參考電壓比較后得到A相信號，外部TTL增量式編碼器的B相差分信號經(jīng)第二運算放大器轉換后成為B相單端信號，在第二比較器的作用下，B相單端信號與參考電壓比較后得到B相信號，外部TTL增量式編碼器的Z相差分信號經(jīng)第三比較器轉換后直接得到Z相信號，并且，A相信號、B相信號以及Z相信號最終傳遞至FPGA單元進行相應處理。其中，第二位置反饋接口單元包括絕對值編碼器接口電路；絕對值編碼器接口電路包括RS485收發(fā)器和RS485發(fā)送器，其中，RS485收發(fā)器的一端連接FPGA單元的輸入輸出端，RS485發(fā)送器的輸入端連接FPGA單元的輸入輸出端；外部絕對值編碼器的DATA差分信號經(jīng)RS485收發(fā)器轉換成DATA單端信號，DATA單端信號傳遞至FPGA單元進行相應處理，并且，F(xiàn)PGA單元將CLOCK單端信號經(jīng)RS485發(fā)送器轉換成CLOCK差分信號、并將DATA單端信號經(jīng)RS485收發(fā)器轉換成DATA差分信號后傳遞至外部絕對值編碼器進行相應處理。
其中，電源接口單元根據(jù)第一位置反饋接口單元或者第二位置反饋接口單元所連接的外部編碼器類型選擇性地為外部編碼器提供第一工作電壓或者第二工作電壓。其中，電源接口單元是兩路輸出的DC/DC電壓轉換器，DC/DC電壓轉換器包括輸入端、第一輸出端、第二輸出端以及控制端；其中，DC/DC電壓轉換器的輸入端連接電源模塊的輸出端，DC/DC電壓轉換器的第一輸出端輸出第一工作電壓，DC/DC電壓轉換器的第二輸出端輸出第二工作電壓；DC/DC電壓轉換器的控制端檢測外部編碼器反饋的反饋電壓值，并將反饋電壓值與DC/DC電壓轉換器內部設置的參考電壓值進行比較，當反饋電壓值與參考電壓值不相同時，進行PWM脈寬調制，進而使得外部編碼器穩(wěn)定的處于第一工作電壓或者第二工作電壓。其中，第一工作電壓為5V，第二工作電壓為10V。其中，處理模塊包括DSP單元和上位機接口單元；DSP單元的輸入輸出端連接FPGA單元的輸入輸出端，上位機接口單元的輸入輸出端連接DSP單元的輸入輸出端，其中，上位機接口單元是USB接口或者Ethernet接口或者RS232串口。為解決上述技術問題，本發(fā)明采用的另一個技術方案是:提供一種伺服控制系統(tǒng)，伺服控制系統(tǒng)包括上述任一實施方式所描述的伺服驅動裝置。其中，伺服控制系統(tǒng)還包括伺服電機、光電式旋轉編碼器以及上位機，其中，伺服驅動裝置分別連接伺服電機、光電式旋轉編碼器以及上位機；光電式旋轉編碼器設置于伺服電機上，用于測量伺服電機轉子的相關參數(shù)，并將相關參數(shù)傳遞至伺服驅動裝置；伺服驅動裝置對相關參數(shù)進行處理并傳遞給上位機；上位機根據(jù)處理后得到的相關參數(shù)實現(xiàn)對伺服電機的控制。本發(fā)明的有益效果是:區(qū)別于現(xiàn)有技術的情況，本發(fā)明通過對伺服驅動裝置的編碼接口進行改進，設置第一位置反饋接口單元、第二位置反饋接口單元以及電源接口單元，其中，第一位置反饋接口單元和第二位置反饋接口單元為外部編碼器提供至少兩種類型的編碼接口，并且，可以根據(jù)第一位置反饋接口單元、第二位置反饋接口單元所連接的外部編碼器的類型，通過電源接口單元選擇性地為第一位置反饋接口單元、第二位置反饋接口單元所連接的外部編碼器提供工作電壓，能夠兼容不同類型、不同工作電壓的光電式旋轉編碼器，進而可以擴大支持的編碼器選型范圍、增加編碼器選型靈活性、降低采購費用以及克服單一工作電壓可能弓丨起的缺點。


圖1是現(xiàn)有技術一種伺服控制系統(tǒng)的結構示意圖；圖2是本發(fā)明伺服驅動裝置第一實施方式的結構示意圖；圖3是本發(fā)明伺服驅動裝置第二實施方式的結構示意圖；圖4是圖3所示伺服驅動裝置的電路結構示意圖；圖5是本發(fā)明伺服驅動裝置第三實施方式的結構示意圖。
具體實施例方式下面結合附圖和具體實施方式
對本發(fā)明進行詳細說明。參閱圖2，圖2是本發(fā)明伺服驅動裝置第一實施方式的結構示意圖。本發(fā)明實施方式包括:電源模塊101、處理模塊102以及編碼接口模塊103。其中，電源模塊101的輸出端1011、1012分別連接處理模塊102的電源輸入端1021和編碼接口模塊103的電源輸入端，進而為處理模塊102和編碼接口模塊103提供電源。并且，編碼接口模塊103至少包括第一位置反饋接口單元1031、第二位置反饋接口單元1032以及電源接口單元1033。其中，第一位置反饋接口單元1031的輸出端10310連接處理模塊102，用于獲取增量式編碼器的編碼數(shù)據(jù)并將編碼數(shù)據(jù)進行相應處理后傳遞給處理模塊102 ;第二位置反饋接口單元1032的輸出端10320連接處理模塊102，用于獲取絕對值編碼器的編碼數(shù)據(jù)并將編碼數(shù)據(jù)進行相應處理后傳遞給處理模塊102。進一步地，電源接口單元1033的輸入端10330連接電源模塊101的輸出端1012，并根據(jù)配置參數(shù)，即外部編碼器的類型選擇性地為第一位置反饋接口單元1031或者第二位置反饋接口單元1032所連接的外部編碼器提供工作電壓。本發(fā)明實施方式，通過對伺服驅動裝置的編碼接口進行改進，設置第一位置反饋接口單元1031、第二位置反饋接口單元1032以及電源接口單元1033，其中，第一位置反饋接口單元1031和第二位置反饋接口單元1032為外部編碼器提供至少兩種類型的編碼接口，并且，可以根據(jù)第一位置反饋接口單元1031、第二位置反饋接口單元1032所連接的外部編碼器的類型，通過電源接口單元1033選擇性地為第一位置反饋接口單元1031、第二位置反饋接口單元1032所連接的外部編碼器提供工作電壓，能夠兼容不同類型、不同工作電壓的光電式旋轉編碼器，進而可以擴大支持的編碼器選型范圍、增加編碼器選型靈活性、降低采購費用以及克服單一工作電壓可能引起的缺點。參閱圖3和圖4，圖3是本發(fā)明伺服驅動裝置第二實施方式的結構示意圖，圖4是圖3所示伺服驅動裝置的電路結構示意圖。本發(fā)明實施方式中，處理模塊202包括FPGA(Field — Programmable Gate Array,現(xiàn)場可編程門陣列)單兀2021 和DSP(Digital SignalProcessing,數(shù)字信號處理)單元2022。該FPGA單元2021包括電源輸入端20210，F(xiàn)PGA單元2021的電源輸入端20210連接電源模塊201的輸出端2011，F(xiàn)PGA單元2021的一組輸入輸出端20211還連接DSP單元2022的輸入輸出端20220，并且，DSP單元2022的電源輸入端20221連接電源模塊201的輸出端2011。進一步地，第一位置反饋接口單元2031的輸出端20310連接FPGA單元2021的一組輸入輸出端20211(1/0，Input or Output)，第二位置反饋接口單元2032的輸出端20320也連接FPGA單元2021的一組輸入輸出端20211。其中，第一位置反饋接口單元2031包括正弦波增量式編碼器接口電路，正弦波增量式編碼器接口電路包括第一運算放大器400、第二運算放大器401以及ADC(Analog-to-Digital Converter)模數(shù)轉換器。第一運算放大器400和第二運算放大器401的輸出端分別連接ADC模數(shù)轉換器402的輸入端，ADC模數(shù)轉換器402的輸出端連接FPGA單元2021的一組輸入輸出端20211。其中，外部正弦波增量式編碼器的SIN差分信號通過第一運算放大器400轉換后成為SIN單端信號傳送至ADC模數(shù)轉換器402進行處理并得到相應的SIN信號，外部正弦波增量式編碼器的COS差分信號通過第二運算放大器401轉換后成為COS單端信號傳送至ADC模數(shù)轉換器402進行處理并得到相應的COS信號，并且，SIN信號和COS信號最終傳遞至FPGA單元2021進行相應處理。更進一步地，第一位置反饋接口單元2031還包括TTL增量式編碼器接口電路。TTL增量式編碼器接口電路復用正弦波增量式編碼器接口電路的第一運算放大器400和第二運算放大器401，并進一步包括第一比較器403、第二比較器404以及第三比較器405。第一比較器403、第二比較器404以及第三比較器405的輸出端分別連接FPGA單兀2021的一組輸入輸出端20211,并且,第一比較器403的一輸入端連接第一運算放大器400的輸出端、另一輸入端連接參考電壓，第二比較器404的一輸入端連接第二運算放大器401的輸出端、另一輸入端連接參考電壓。外部TTL增量式編碼器的A相差分信號經(jīng)第一運算放大器400轉換后成為A相單端信號，在第一比較器403的作用下，A相單端信號與參考電壓比較后得到A相信號，外部TTL增量式編碼器的B相差分信號經(jīng)第二運算放大器401轉換后成為B相單端信號，在第二比較器404的作用下，B相單端信號與參考電壓比較后得到B相信號，外部TTL增量式編碼器的Z相差分信號經(jīng)第三比較器405轉換后直接得到Z相信號，并且，A相信號、B相信號以及Z相信號最終傳遞至FPGA單元2021進行相應處理。結合圖4，對本發(fā)明伺服驅動裝置第二實施方式中第一位置反饋接口單元2031的工作方式進行簡要的原理性說明。(I)當?shù)谝晃恢梅答伣涌趩卧?031連接的外部編碼器為正弦波增量式編碼器(或余弦波編碼器)時，正弦波增量式編碼器連接正弦波增量式編碼器接口電路。其中，正弦波增量式編碼器的編碼數(shù)據(jù)包括SIN信號和COS信號，SIN信號以差分信號SIN+和SIN-的形式傳送至第一運算放大器400，經(jīng)第一運算放大器400的放大處理后，轉換成經(jīng)過放大后的單端信號SIN+，同時，COS信號也以差分信號COS+和COS-的形式傳送至第二運算放大器401，經(jīng)第二運算放大器401的放大處理后，轉換成經(jīng)過放大后的單端信號C0S+，隨后，ADC模數(shù)轉換器402將單端信號SIN+和COS+進行相關處理后得到SIN+和COS+信號，ADC模數(shù)轉換器402將SIN+和COS+信號傳遞至FPGA單元2021進行計數(shù)、采樣和細分，并將處理后的結果傳遞給處理模塊202的DSP單元2022進行分析計算得到需要的結果。當對伺服電機控制精度要求較高、或者伺服電機本身運行較慢時，采用該正弦波增量式編碼器接口電路連接正弦波增量式編碼器，可以通過ADC模數(shù)轉換器402將采集到的正弦波增量式編碼器的幅值轉換成具體數(shù)據(jù)，因為該幅值精確度較高，進而能夠提高對伺服電機的控制精度。(2)當?shù)谝晃恢梅答伣涌趩卧?031連接的外部編碼器為TTL增量式編碼器時，TTL增量式編碼器連接TTL增量式編碼器接口電路。其中，TTL增量式編碼器的編碼數(shù)據(jù)包括A相、B相和Z相信號，A相信號以差分信號A+和A-的形式傳送至第一運算放大器400，經(jīng)第一運算放大器400的放大處理后，轉換成經(jīng)過放大后的單端信號A+，同時，B相信號也以差分信號B+和B-的形式傳送至第二運算放大器401，經(jīng)第二運算放大器401的放大處理后，轉換成經(jīng)過放大后的單端信號B+，Z相信號以差分信號Z+和Z-的形式直接傳遞至第三比較器405，經(jīng)第三比較器405的處理后，直接轉換為單端信號z+，隨后，A+、B+和Z+信號均被傳遞至FPGA單元2021進行計數(shù)、采樣，并將處理后的結果傳遞給處理模塊202的DSP單元2022進行分析計算得到需要的結果。本發(fā)明實施方式，第一位置反饋接口單元2031的正弦波增量式編碼器接口電路和TTL增量式編碼器接口電路可實現(xiàn)接口復用，能夠整合系統(tǒng)資源、使得電路結構更簡單，有利于降低成本。繼續(xù)參閱圖4，第二位置反饋接口單元2032包括絕對值編碼器接口電路。其中，絕對值編碼器接口電路包括RS485收發(fā)器500和RS485發(fā)送器501，其中，RS485收發(fā)器500即可接收又可發(fā)送數(shù)據(jù)，進一步地，RS485收發(fā)器500包括接收單元5001和發(fā)送單元5002，接收單元5001的輸出端連接FPGA單元2021的一組輸入輸出端20211，而發(fā)送單元5002的輸入端連接FPGA單元2021的一組輸入輸出端20211，RS485發(fā)送器501的輸入端連接FPGA單元2021的一組輸入輸出端20211。外部絕對值編碼器的DATA差分信號經(jīng)RS485收發(fā)器500轉換成DATA單端信號，DATA單端信號傳遞至FPGA單元2021進行相應處理，并且，F(xiàn)PGA單元2021將CLOCK單端信號經(jīng)RS485發(fā)送器501轉換成CLOCK差分信號、并將DATA單端信號經(jīng)RS485收發(fā)器500轉換成DATA差分信號后傳遞至外部絕對值編碼器進行相應處理。具體地，絕對值編碼器的編碼數(shù)據(jù)包括CLOCK信號和DATA信號，其中，F(xiàn)PGA單元2021將單端信號CLOCK+發(fā)送至RS485發(fā)送器501，經(jīng)RS485發(fā)送器501處理后得到差分信號CLOCK+和CLOCK-，隨后由絕對值編碼器獲取該CLOCK+和CLOCK-，在絕對值編碼器獲取到CLOCK+和CLOCK-后，絕對值編碼器在同一時刻將DATA信號以差分信號DATA+和DATA-的形式發(fā)送至RS485收發(fā)器500，即可實現(xiàn)數(shù)據(jù)的同步傳輸，其后，DATA+和DATA-經(jīng)RS485收發(fā)器500處理后轉換成單端信號DATA+并將其傳送至FPGA單元2021。其中，因為絕對值編碼器可保存編碼數(shù)據(jù)，至少可保存DATA信號，F(xiàn)PGA可以在系統(tǒng)斷電或重啟后再次讀取編碼器保存的DATA值并與斷電前的DATA值進行校對，可實現(xiàn)同步數(shù)據(jù)的校對。通過FPGA單元2021將單端信號DATA+發(fā)送至RS485收發(fā)器500，該RS485收發(fā)器500將DATA+轉換成差分信號DATA+和DATA-，該DATA+和DATA-由絕對值編碼器接收，絕對值編碼器在接收到相應的控制或配置命令后，會將其自身的寄存器值(包括溫度傳感器的檢測值，CRC校驗值等)傳遞給FPGA單元2021。。繼續(xù)參閱圖4，其中，電源接口單元2033根據(jù)配置參數(shù)選擇性地為第一位置反饋接口單元2031或者第二位置反饋接口單元2032所連接的外部編碼器提供第一工作電壓Vl或者第二工作電壓V2。舉例而言，該配置參數(shù)為外部編碼器的正常工作電壓范圍或某一個具體的值，根據(jù)該配置參數(shù)手動地將外部編碼器連接至電源接口單元2033提供第一工作電壓Vl的管腳上或者連接至提供第二工作電壓V2的管腳上。具體地，電源接口單兀是兩路輸出的DC/DC(DirectCurrent to Direct Current,直流變換成直流)電壓轉換器2033，DC/DC電壓轉換器2033包括輸入端、第一輸出端、第二輸出端以及控制端。其中，DC/DC電壓轉換器2033的輸入端連接電源模塊201的輸出端，DC/DC電壓轉換器2033的第一輸出端輸出第一工作電壓VI, DC/DC電壓轉換器2033的第二輸出端輸出第二工作電壓V2。DC/DC電壓轉換器2033的控制端檢測外部編碼器反饋的反饋電壓值V_SENSE，其中，該反饋電壓值V_SENSE與外部編碼器當前的實際工作電壓值成一定比例關系，即該反饋電壓值V_SENSE能夠反映其實際工作電壓值，隨后，將反饋電壓值V_SENSE與DC/DC電壓轉換器2033內部設置的相應參考電壓值進行比較，其中，第一工作電壓Vl對應第一參考電壓值、第二工作電壓V2對應第二參考電壓值，當反饋電壓值V_SENSE與相應參考電壓值不相同時，即，外部編碼器采用第一工作電壓Vl時，將反饋電壓值V_SENSE與第一參考電壓值比較，而外部編碼器采用第二工作電壓V2時，將反饋電壓值V_SENSE與第二參考電壓值比較。然后，進行PWM脈寬調制，即通過PWM脈寬調制使得反饋電壓值與參考電壓值相同或基本相同，進而使得外部編碼器穩(wěn)定的處于第一工作電壓Vl或者第二工作電壓V2。進而能夠保證外部編碼器的可靠性。其中，第一工作電壓Vl為5V，第二工作電壓V2為10V。對于第一工作電壓Vl和第二工作電壓V2取值的選擇，主要參照標準是常用編碼器的工作電壓范圍，如市面上常見的，不同廠商和不同協(xié)議編碼器的工作電壓各不相同，但主要為5V，7-12V以及10-30V，而本發(fā)明實施方式中將第一工作電壓Vl取值為5V，將第二工作電壓V2取值為10V，即可兼容上述提及的工作電壓，能夠滿足絕大多數(shù)場合對工作電壓的需求。當然，對于第一工作電壓Vl和第二工作電壓V2的取值，可以特殊定制，或者可以由用戶自行設置，以滿足實際需要。上述實施方式，可兼容絕對值編碼器、正弦波增量式編碼器以及TTL增量式編碼器。參閱圖5，圖5是本發(fā)明伺服驅動裝置第三實施方式的結構示意圖。與本發(fā)明第二實施方式的區(qū)別僅在于，本發(fā)明實施方式中，處理模塊302包括上位機接口單元3023。其中，上位機接口單元3023的輸入輸出端30230連接DSP單元3022的輸入輸出端30221。上位機連接上位機接口單元3023的輸入輸出端30231，上位機通過控制DSP單元3022進而控制伺服驅動裝置。其中，上位機是PC (Personal Computer，個人電腦)或者其它控制終端。進一步地，上位機接口單元3023是USB接口或者Ethernet接口或者RS232串口。可提供多樣性的接口選擇，使得不同接口類型的上位機可以通用。伺服驅動裝置支持EnDat、Biss、Hiperface、SS1、TTL以及Sin/Cos通訊協(xié)議的編碼器。值得說明的是，因為本發(fā)明實施方式是在滿足EnDat通訊協(xié)議下進行設計的，而EnDat協(xié)議又為最為嚴格、應用最為廣泛的一種通訊協(xié)議，因此，可兼容其余幾種如Biss、Hiperface、SS1、TTL以及Sin/Cos通訊協(xié)議的編碼器。本發(fā)明還提供一種伺服控制系統(tǒng)。該伺服控制系統(tǒng)包括如上述任一實施方式所描述的伺服驅動裝置。具體地，該伺服控制系統(tǒng)還包括伺服電機、光電式旋轉編碼器以及上位機。其中，伺服驅動裝置分別連接伺服電機、光電式旋轉編碼器以及上位機。光電式旋轉編碼器設置于伺服電機上，用于測量伺服電機轉子的相關參數(shù)，并將相關參數(shù)傳遞至伺服驅動裝置；伺服驅動裝置對相關參數(shù)進行處理并傳遞給上位機；上位機根據(jù)處理后得到的相關參數(shù)實現(xiàn)對伺服電機的控制。本發(fā)明實施方式的伺服控制系統(tǒng)，因為采用上述任一實施方式所描述的伺服驅動裝置，通過對伺服驅動裝置的編碼接口進行改進，設置第一位置反饋接口單元、第二位置反饋接口單元以及電源接口單元，其中，第一位置反饋接口單元和第二位置反饋接口單元為外部編碼器提供至少兩種類型的編碼接口，并且，可以根據(jù)第一位置反饋接口單元、第二位置反饋接口單元所連接的外部編碼器的類型，通過電源接口單元選擇性地為第一位置反饋接口單元、第二位置反饋接口單元所連接的外部編碼器提供工作電壓，能夠兼容不同類型、不同工作電壓的光電式旋轉編碼器，進而可以擴大支持的編碼器選型范圍、增加編碼器選型靈活性、降低采購費用以及克服單一工作電壓可能引起的缺點。以上僅為本發(fā)明的實施方式，并非因此限制本發(fā)明的專利范圍，凡是利用本發(fā)明說明書及附圖內容所作的等效結構或等效流程變換，或直接或間接運用在其他相關的技術領域，均同理包括在本發(fā)明的專利保護范圍內。
權利要求
1.一種伺服驅動裝置，其特征在于，包括: 電源模塊、處理模塊以及編碼接口模塊，所述電源模塊的輸出端分別連接所述處理模塊和所述編碼接口模塊的電源輸入端，進而為所述處理模塊和所述編碼接口模塊提供電源； 所述編碼接口模塊至少包括第一位置反饋接口單元、第二位置反饋接口單元以及電源接口單元； 所述第一位置反饋接口單元的輸出端連接所述處理模塊，用于獲取增量式編碼器的編碼數(shù)據(jù)并將所述編碼數(shù)據(jù)進行相應處理后傳遞給所述處理模塊； 所述第二位置反饋接口單元的輸出端連接所述處理模塊，用于獲取絕對值編碼器的編碼數(shù)據(jù)并將所述編碼數(shù)據(jù)進行相應處理后傳遞給所述處理模塊； 所述電源接口單元的輸入端連接所述電源模塊的輸出端，并根據(jù)配置參數(shù)選擇性地為所述第一位置反饋接口單元或者所述第二位置反饋接口單元所連接的外部編碼器提供工作電壓。
2.根據(jù)權利要求1所述的伺服驅動裝置，其特征在于， 所述處理模塊包括FPGA單元，所述FPGA單元的電源輸入端連接所述電源模塊的輸出端; 所述第一位置反饋接口單元和所述第二位置反饋接口單元的輸出端分別連接所述FPGA單元的輸入輸出端。
3.根據(jù)權利要求2所述的伺服驅動裝置，其特征在于， 所述第一位置反饋接口單元包括正弦波增量式編碼器接口電路； 所述正弦波增量式編碼器接口電路包括第一運算放大器、第二運算放大器以及ADC模數(shù)轉換器； 所述第一運算放大器和所述第二運算放大器的輸出端分別連接所述ADC模數(shù)轉換器的輸入端，所述ADC模數(shù)轉換器的輸出端連接所述FPGA單元的輸入輸出端； 其中，外部正弦波增量式編碼器的SIN差分信號通過所述第一運算放大器轉換后成為SIN單端信號傳送至所述ADC模數(shù)轉換器進行處理并得到相應的SIN信號，外部正弦波增量式編碼器的COS差分信號通過所述第二運算放大器轉換后成為COS單端信號傳送至所述ADC模數(shù)轉換器進行處理并得到相應的COS信號，并且，所述SIN信號和所述COS信號最終傳遞至所述FPGA單元進行相應處理。
4.根據(jù)權利要求3所述的伺服驅動裝置，其特征在于， 所述第一位置反饋接口單元還包括TTL增量式編碼器接口電路； 所述TTL增量式編碼器接口電路復用所述正弦波增量式編碼器接口電路的所述第一運算放大器和所述第二運算放大器，并進一步包括第一比較器、第二比較器以及第三比較器； 所述第一比較器、所述第二比較器以及所述第三比較器的輸出端分別連接所述FPGA單元的輸入輸出端，并且，所述第一比較器的一輸入端連接第一運算放大器的輸出端、另一輸入端連接參考電壓，所 述第二比較器的一輸入端連接第二運算放大器的輸出端、另一輸入端連接參考電壓； 外部TTL增量式編碼器的A相差分信號經(jīng)第一運算放大器轉換后成為A相單端信號，在所述第一比較器的作用下，所述A相單端信號與參考電壓比較后得到A相信號，外部TTL增量式編碼器的B相差分信號經(jīng)第二運算放大器轉換后成為B相單端信號，在所述第二比較器的作用下，所述B相單端信號與參考電壓比較后得到B相信號，外部TTL增量式編碼器的Z相差分信號經(jīng)所述第三比較器轉換后直接得到Z相信號，并且，所述A相信號、B相信號以及Z相信號最終傳遞至所述FPGA單元進行相應處理。
5.根據(jù)權利要求4所述的伺服驅動裝置，其特征在于， 所述第二位置反饋接口單元包括絕對值編碼器接口電路； 所述絕對值編碼器接口電路包括RS485收發(fā)器和RS485發(fā)送器，其中，所述RS485收發(fā)器的一端連接所述FPGA單元的輸入輸出端，所述RS485發(fā)送器的輸入端連接所述FPGA單兀的輸入輸出端； 外部絕對值編碼器的DATA差分信號經(jīng)所述RS485收發(fā)器轉換成DATA單端信號，所述DATA單端信號傳遞至所述FPGA單元進行相應處理，并且，所述FPGA單元將CLOCK單端信號經(jīng)RS485發(fā)送器轉換成CLOCK差分信號、并將DATA單端信號經(jīng)所述RS485收發(fā)器轉換成DATA差分信號后傳遞至外部絕對值編碼器進行相應處理。
6.根據(jù)權利要求5所述的伺服驅動裝置，其特征在于， 所述電源接口單元根據(jù)所述第一位置反饋接口單元或者所述第二位置反饋接口單元所連接的外部編碼器類型選擇性地為外部編碼器提供第一工作電壓或者第二工作電壓。
7.根據(jù)權利要求6所述的伺服驅動裝置，其特征在于， 所述電源接口單元是兩路輸出的DC/DC電壓轉換器，所述DC/DC電壓轉換器包括輸入端、第一輸出端、第二輸出端以及控制端； 其中，所述DC/DC電壓轉換器的輸入端連接所述電源模塊的輸出端，所述DC/DC電壓轉換器的第一輸出端輸出第一工作電壓，所述DC/DC電壓轉換器的第二輸出端輸出第二工作電壓； 所述DC/DC電壓轉換器的控制端檢測外部編碼器反饋的反饋電壓值，并將所述反饋電壓值與所述DC/DC電壓轉換器內部設置的參考電壓值進行比較，當所述反饋電壓值與所述參考電壓值不相同時，進行PWM脈寬調制，進而使得外部編碼器穩(wěn)定的處于第一工作電壓或者第二工作電壓。
8.根據(jù)權利要求7所述的伺服驅動裝置，其特征在于， 所述第一工作電壓為5V，所述第二工作電壓為IOV。
9.根據(jù)權利要求2所述的伺服驅動裝置，其特征在于， 所述處理模塊包括DSP單元和上位機接口單元；所述DSP單元的輸入輸出端連接所述FPGA單元的輸入輸出端，所述上位機接口單元的輸入輸出端連接所述DSP單元的輸入輸出端； 其中，所述上位機接口單元是USB接口或者Ethernet接口或者RS232串口。
10.一種伺服控制系統(tǒng)，其特征在于，所述伺服控制系統(tǒng)包括如權利要求1-9任一項所述的伺服驅動裝置。
11.根據(jù)權利要求10所述的伺服控制系統(tǒng)，其特征在于， 所述伺服控制系統(tǒng)還包括伺服電機、光電式旋轉編碼器以及上位機，其中，所述伺服驅動裝置分別連接所述伺服電機、所述光電式旋轉編碼器以及上位機；所述光電式旋轉編碼器設置于所述伺服電機上，用于測量所述伺服電機轉子的相關參數(shù)，并將所述相關參數(shù)傳遞至所述伺服驅動裝置；所述伺服驅動裝置對所述相關參數(shù)進行處理并傳遞給所述上位機；所述上位機根據(jù)所述處理后得到的相關參數(shù)實現(xiàn)對所述伺服電機的控 制。
全文摘要
本發(fā)明公開了一種伺服驅動裝置及伺服控制系統(tǒng)。包括電源模塊、處理模塊及編碼接口模塊，電源模塊的輸出端分別連接處理模塊和編碼接口模塊的電源輸入端，為處理模塊和編碼接口模塊提供電源；編碼接口模塊至少包括第一、第二位置反饋接口單元及電源接口單元；第一、第二位置反饋接口單元的輸出端均連接處理模塊，對應用于獲取增量式、絕對式編碼器的編碼數(shù)據(jù)并將其進行相應處理傳遞給處理模塊；電源接口單元的輸入端連接電源模塊的輸出端，根據(jù)配置參數(shù)選擇性地為第一或者第二位置反饋接口單元所連接的外部編碼器提供工作電壓。通過上述方式，本發(fā)明能夠兼容多種類型，包括相同或不同工作電壓的光電式旋轉編碼器。
文檔編號G05B19/418GK103176450SQ20131004288
公開日2013年6月26日 申請日期2013年2月1日 優(yōu)先權日2013年2月1日
發(fā)明者周瑜, 楊書生, 陳利鋒 申請人:北京配天大富精密機械有限公司