板； 所述第一通信模塊，用于將固態(tài)存儲器中的面目標回波模擬數(shù)據(jù)發(fā)送給存儲板； 所述存儲板包括:第一 FPGA芯片、第二通信模塊、數(shù)據(jù)緩存模塊和FLASH陣列； 所述第一 FPGA芯片分別與所述第二通信模塊、數(shù)據(jù)緩存模塊和FLASH陣列連接； 所述第二通信模塊與所述FLASH陣列連接； 所述FLASH陣列與所述數(shù)據(jù)緩存模塊連接； 所述第一 FPGA芯片，用于控制存儲板內(nèi)各個模塊的工作時序； 所述第二通信模塊，用于接收從主機板的第一通信模塊發(fā)送過來的面目標回波模擬數(shù)據(jù)，并將該面目標回波模擬數(shù)據(jù)發(fā)送給所述FLASH陣列； 所述FLASH陣列用于存儲或回放面目標回波模擬數(shù)據(jù)； 所述數(shù)據(jù)緩存模塊，用于緩存從所述FLASH陣列中讀取出來的面目標回波模擬數(shù)據(jù)，并發(fā)送給模擬板； 所述模擬板包括:第二 FPGA芯片、D/A數(shù)模轉(zhuǎn)換模塊和濾波放大器模塊； 所述第二 FPGA芯片分別與所述D/A數(shù)模轉(zhuǎn)換模塊、濾波放大器模塊連接； 所述D/A數(shù)模轉(zhuǎn)換模塊與所述濾波放大器模塊連接； 所述第二 FPGA芯片，用于控制模擬板內(nèi)各個模塊的工作時序； 所述D/A數(shù)模轉(zhuǎn)換模塊，用于將存儲板的數(shù)據(jù)緩存模塊發(fā)送過來的面目標回波模擬數(shù)據(jù)轉(zhuǎn)換成模擬信號； 所述濾波放大器模塊，用于將所述模擬信號進行濾波和放大處理，得到面目標模擬回波信號。2.如權利要求1所述的一種用于面目標的測速測距雷達回波模擬器，其特征在于，所述主機板還包括電源管理模塊，給用于面目標的測速測距雷達回波模擬器提供數(shù)字電源和模擬電源;數(shù)字電源用于給存儲板供電;模擬電源用于給主機板和模擬板供電。3.如權利要求1所述的一種用于面目標的測速測距雷達回波模擬器，其特征在于，所述FLASH陣列包含測速FLASH陣列和測距FLASH陣列；所述測速FLASH陣列中，采用8片F(xiàn)LASH串聯(lián)工作;所述測距FLASH陣列中，采用8組FLASH并聯(lián)工作，每組FLASH中，采用8片F(xiàn)LASH串聯(lián)工作;所述測速FLASH陣列中8片F(xiàn)LASH的串聯(lián)結(jié)構(gòu)與所述測距FLASH陣列的每組FLASH中8片F(xiàn)LASH的串聯(lián)結(jié)構(gòu)相同。4.一種用于面目標的測速測距雷達回波模擬方法，其特征在于，包括: 步驟I，CPU處理器通過第一通信模塊發(fā)送擦FLASH指令給第一FPGA芯片；第一FPGA芯片對FLASH陣列中的每片F(xiàn)LASH進行擦除數(shù)據(jù)操作，即第一FPGA芯片以每片F(xiàn)LASH中的塊為單位，根據(jù)擦FLASH指令中的塊地址對每片F(xiàn)LASH中相應的塊進行擦除數(shù)據(jù)操作； 步驟2，CPU處理器通過第一通信模塊發(fā)送寫FLASH指令給第一FPGA芯片；第一FPGA芯片對FLASH陣列中的每片F(xiàn)LASH進行寫數(shù)據(jù)操作，即第一FPGA芯片以每片F(xiàn)LASH中的頁為單位，根據(jù)寫FLASH指令中的頁地址對每片F(xiàn)LASH中相應的頁進行寫數(shù)據(jù)操作;所述寫數(shù)據(jù)操作中的數(shù)據(jù)為面目標回波模擬數(shù)據(jù)； 步驟3，CPU處理器通過第二通信模塊發(fā)送讀FLASH指令給第一 FPGA芯片；第一 FPGA芯片對FLASH陣列中的FLASH芯片進行讀數(shù)據(jù)操作，即第一FPGA芯片以FLASH芯片中的頁為單位，根據(jù)讀FLASH指令中的頁地址對每片F(xiàn)LASH中相應的頁進行讀數(shù)據(jù)操作;所述讀數(shù)據(jù)操作中的數(shù)據(jù)為面目標回波模擬數(shù)據(jù);數(shù)據(jù)緩存模塊將從FLASH陣列中讀取出來的面目標回波模擬數(shù)據(jù)進行緩存并發(fā)送給模擬板； 步驟4，模擬板中的D/A數(shù)模轉(zhuǎn)換模塊將面目標回波模擬數(shù)據(jù)轉(zhuǎn)換成模擬信號，然后將所述模擬信號發(fā)送給濾波放大器模塊進行濾波和放大處理，得到面目標模擬回波信號。5.如權利要求4所述的一種用于面目標的測速測距雷達回波模擬方法，其特征在于，步驟I的具體子步驟為: al，第一FPGA芯片使能CLE信號，則此時CPU處理器的I/O 口發(fā)送的信號是命令信號;CPU處理器發(fā)送60h命令，該命令為擦除準備命令； a2，第一FPGA芯片使能ALE信號，則此時CPU處理器的I/O 口發(fā)送的信號是地址信號;CPU處理器發(fā)送FLASH芯片的塊地址； a3，第一FPGA芯片使能CLE信號，CPU處理器的I/O 口發(fā)送DOh命令，該命令為擦除確認命令;第一 FPGA芯片根據(jù)FLASH芯片的塊地址對FLASH芯片中相應的塊進行擦除數(shù)據(jù)操作；a4，第一FPGA芯片使能CLE信號，CPU處理器的I/O 口發(fā)送70h命令，該命令表示讀取擦除狀態(tài);第一FPGA芯片將擦除狀態(tài)發(fā)送至CPU處理器的I/O口，如果I/O口的O引腳=O，則表示擦除數(shù)據(jù)操作成功，如果I/O 口的O引腳=1，則表示擦除數(shù)據(jù)操作失敗。6.如權利要求1所述的一種用于面目標的測速測距雷達回波模擬方法，其特征在于，步驟2的具體子步驟為: bl，第一FPGA芯片使能CLE信號，則此時CPU處理器的I/O 口發(fā)送的信號是命令信號;CPU處理器發(fā)送80h命令，該命令為寫準備命令； b2，第一FPGA芯片使能ALE信號，則此時CPU處理器的I/O 口發(fā)送的信號是地址信號;CPU處理器發(fā)送FLASH芯片的頁地址，該頁地址總共包括五個地址，其中前兩個地址為列地址，后三個地址為行地址;CPU處理器將面目標回波模擬數(shù)據(jù)寫入FLASH芯片的頁地址所對應的FLASH芯片的緩沖區(qū)內(nèi)； b3，第一 FPGA芯片使能CLE信號，CPU處理器的I/O 口發(fā)送1h命令，該命令為寫確認命令;第一 FPGA芯片將FLASH芯片的緩沖區(qū)內(nèi)的數(shù)據(jù)寫入FLASH芯片的對應的頁； b4，第一FPGA芯片使能CLE信號，CPU處理器的I/O 口發(fā)送70h命令，該命令表示讀取寫狀態(tài);第一FPGA芯片將寫狀態(tài)發(fā)送至CPU處理器的I/O口，如果I/O口的O引腳=0，則表示寫數(shù)據(jù)操作成功，如果I/O 口的O引腳=1，則表示寫數(shù)據(jù)操作失敗。7.如權利要求1所述的一種用于面目標的測速測距雷達回波模擬方法，其特征在于，步驟3的具體子步驟為: Cl，第一FPGA芯片使能CLE信號，則此時CPU處理器的I/O口發(fā)送的信號是命令信號;CPU處理器發(fā)送OOh命令，該命令為讀準備命令； c2，第一FPGA芯片使能ALE信號，則此時CPU處理器的I/O 口發(fā)送的信號是地址信號;CPU處理器發(fā)送需要讀取的FLASH芯片的頁地址的起止范圍； c3，第一FPGA芯片使能CLE信號，CPU處理器的I/O 口發(fā)送30h命令，該命令為讀確認命令;第一 FPGA芯片使能RE信號，第一 FPGA芯片根據(jù)需要讀取的FLASH芯片的頁地址的起止范圍，讀取FLASH芯片的對應的第I頁數(shù)據(jù)； c4，第一 FPGA芯片判斷FLASH芯片的對應的第I頁數(shù)據(jù)是否讀取完，若未讀取完，則第一FPGA芯片繼續(xù)讀取FLASH芯片的對應的第I頁數(shù)據(jù)，若讀取完，則第一 FPGA芯片根據(jù)需要讀取的FLASH芯片的頁地址的起止范圍，讀取FLASH芯片的對應的下一頁數(shù)據(jù)，直到讀取完FLASH芯片的對應的最后一頁數(shù)據(jù)； c5，數(shù)據(jù)緩存模塊將從FLASH陣列中讀取出來的面目標回波模擬數(shù)據(jù)進行緩存并發(fā)送給模擬板。
【專利摘要】本發(fā)明屬于雷達回波模擬器領域，公開了一種用于面目標的測速測距雷達回波模擬器及模擬方法，該模擬器包括：主機板、存儲板、模擬板；主機板包括：CPU處理器、固態(tài)存儲器和第一通信模塊；CPU處理器，用于控制第一通信模塊將面目標回波模擬數(shù)據(jù)發(fā)送給存儲板；存儲板包括：第二通信模塊、數(shù)據(jù)緩存模塊和FLASH陣列；第二通信模塊，用于將面目標回波模擬數(shù)據(jù)發(fā)送給FLASH陣列；數(shù)據(jù)緩存模塊，用于緩存面目標回波模擬數(shù)據(jù)，并發(fā)送給模擬板；模擬板包括：D/A數(shù)模轉(zhuǎn)換模塊和濾波放大器模塊；D/A數(shù)模轉(zhuǎn)換模塊，用于將面目標回波模擬數(shù)據(jù)轉(zhuǎn)換成模擬信號；濾波放大器模塊，用于將模擬信號進行濾波和放大處理，得到面目標模擬回波信號。
【IPC分類】G01S7/40
【公開號】CN105676194
【申請?zhí)枴緾N201610027219
【發(fā)明人】宋萬杰, 王強
【申請人】西安電子科技大學
【公開日】2016年6月15日
【申請日】2016年1月15日