一種用于面目標(biāo)的測速測距雷達(dá)回波模擬器及模擬方法
【技術(shù)領(lǐng)域】
[0001]本發(fā)明屬于雷達(dá)回波模擬器領(lǐng)域，尤其涉及一種用于面目標(biāo)的測速測距雷達(dá)回波模擬器及模擬方法，適用于實(shí)際工程應(yīng)用。
【背景技術(shù)】
[0002]我國于2003年正式啟動了月球探測計劃“嫦娥工程”，目前正處于第二階段即月球著陸探測器在月球表面進(jìn)行軟著陸的研究階段，在此階段，由測速測距雷達(dá)提供月球著陸探測器相對月球表面的速度信息和距離信息，確保月球著陸探測器能夠安全進(jìn)行軟著陸。
[0003]在現(xiàn)代測速測距雷達(dá)系統(tǒng)的研制和調(diào)試過程中，對測速測距雷達(dá)性能和指標(biāo)的測試是一個重要的環(huán)節(jié)。雷達(dá)目標(biāo)模擬技術(shù)是系統(tǒng)模擬技術(shù)和雷達(dá)技術(shù)相結(jié)合的產(chǎn)物，它廣泛用于對雷達(dá)系統(tǒng)的調(diào)試和性能的評價，是雷達(dá)前端不具備的條件下對系統(tǒng)后級進(jìn)行分析調(diào)試以及對雷達(dá)整體機(jī)制性能和指標(biāo)的檢驗(yàn)。雷達(dá)目標(biāo)模擬技術(shù)的應(yīng)用貫穿于雷達(dá)的研制、調(diào)試和操作使用的各個階段。
[0004]為了驗(yàn)證測速測距雷達(dá)的算法性能以及系統(tǒng)設(shè)計的穩(wěn)定性，需要通過月球著陸探測器不斷的進(jìn)行實(shí)際飛行試驗(yàn)，很顯然這將無法實(shí)現(xiàn)。并且傳統(tǒng)的雷達(dá)目標(biāo)模擬器只是對目標(biāo)信號的回波進(jìn)行模擬，即適合通過對目標(biāo)信號的模擬檢測來檢測測速測距雷達(dá)系統(tǒng)的性能以及算法的穩(wěn)定性，但是沒有涉及到對面目標(biāo)進(jìn)行檢測，所以不適用于對面目標(biāo)信號進(jìn)行檢測的雷達(dá)系統(tǒng)，同時傳統(tǒng)的測速測距雷達(dá)目標(biāo)回波模擬器各個部分的組成結(jié)構(gòu)集成度不高，不便于操作與調(diào)試，且不易于維護(hù)。

【發(fā)明內(nèi)容】

[0005]針對上述現(xiàn)有技術(shù)的不足，本發(fā)明的目的在于提出一種用于面目標(biāo)的測速測距雷達(dá)回波模擬器及模擬方法。所述一種用于面目標(biāo)的測速測距雷達(dá)回波模擬器及模擬方法不僅可以對點(diǎn)目標(biāo)回波進(jìn)行模擬，而且可以針對面目標(biāo)進(jìn)行回波模擬。
[0006]為實(shí)現(xiàn)上述技術(shù)目的，本發(fā)明采用以下技術(shù)方案予以實(shí)現(xiàn)。
[0007]技術(shù)方案一:
[0008]—種用于面目標(biāo)的測速測距雷達(dá)回波模擬器，其特征在于，包括:主機(jī)板、存儲板、模擬板；
[0009]所述主機(jī)板與所述存儲板連接；
[0010]所述存儲板與所述模擬板連接。
[0011 ]所述主機(jī)板包括:CPU處理器、固態(tài)存儲器和第一通信模塊；
[0012]所述CPU處理器分別與所述固態(tài)存儲器和第一通信模塊連接；
[0013]所述固態(tài)存儲器與所述第一通信模塊連接；
[0014]所述CPU處理器，用于將面目標(biāo)回波模擬數(shù)據(jù)存儲在固態(tài)存儲器中；
[0015]所述固態(tài)存儲器，用于存儲面目標(biāo)回波模擬數(shù)據(jù)；
[0016]所述CPU處理器，還用于控制第一通信模塊將固態(tài)存儲器中的面目標(biāo)回波模擬數(shù)據(jù)發(fā)送給存儲板；
[0017]所述第一通信模塊，用于將固態(tài)存儲器中的面目標(biāo)回波模擬數(shù)據(jù)發(fā)送給存儲板。
[0018]所述存儲板包括:第一FPGA芯片、第二通信模塊、數(shù)據(jù)緩存模塊和FLASH陣列；
[0019]所述第一FPGA芯片分別與所述第二通信模塊、數(shù)據(jù)緩存模塊和FLASH陣列連接；
[0020]所述第二通信模塊與所述FLASH陣列連接；
[0021 ]所述FLASH陣列與所述數(shù)據(jù)緩存模塊連接；
[0022]所述第一FPGA芯片，用于控制存儲板內(nèi)各個模塊的工作時序；
[0023]所述第二通信模塊，用于接收從主機(jī)板的第一通信模塊發(fā)送過來的面目標(biāo)回波模擬數(shù)據(jù)，并將該面目標(biāo)回波模擬數(shù)據(jù)發(fā)送給所述FLASH陣列；
[0024]所述FLASH陣列用于存儲或回放面目標(biāo)回波模擬數(shù)據(jù)；
[0025]所述數(shù)據(jù)緩存模塊，用于緩存從所述FLASH陣列中讀取出來的面目標(biāo)回波模擬數(shù)據(jù)，并發(fā)送給模擬板。
[0026]所述模擬板包括:第二FPGA芯片、D/A數(shù)模轉(zhuǎn)換模塊和濾波放大器模塊；
[0027]所述第二FPGA芯片分別與所述D/A數(shù)模轉(zhuǎn)換模塊、濾波放大器模塊連接；
[0028]所述D/A數(shù)模轉(zhuǎn)換模塊與所述濾波放大器模塊連接；
[0029]所述第二FPGA芯片，用于控制模擬板內(nèi)各個模塊的工作時序；
[0030]所述D/A數(shù)模轉(zhuǎn)換模塊，用于將存儲板的數(shù)據(jù)緩存模塊發(fā)送過來的面目標(biāo)回波模擬數(shù)據(jù)轉(zhuǎn)換成模擬信號；
[0031 ]所述濾波放大器模塊，用于將所述模擬信號進(jìn)行濾波和放大處理，得到面目標(biāo)模擬回波信號。
[0032]技術(shù)方案二:
[0033]一種用于面目標(biāo)的測速測距雷達(dá)回波模擬方法，其特征在于，包括:
[0034]步驟I，CPU處理器通過第一通信模塊發(fā)送擦FLASH指令給第一FPGA芯片；第一FPGA芯片對FLASH陣列中的每片F(xiàn)LASH進(jìn)行擦除數(shù)據(jù)操作，即第一FPGA芯片以每片F(xiàn)LASH中的塊為單位，根據(jù)擦FLASH指令中的塊地址對每片F(xiàn)LASH中相應(yīng)的塊進(jìn)行擦除數(shù)據(jù)操作；
[0035]步驟2，CPU處理器通過第一通信模塊發(fā)送寫FLASH指令給第一 FPGA芯片；第一 FPGA芯片對FLASH陣列中的每片F(xiàn)LASH進(jìn)行寫數(shù)據(jù)操作，即第一FPGA芯片以每片F(xiàn)LASH中的頁為單位，根據(jù)寫FLASH指令中的頁地址對每片F(xiàn)LASH中相應(yīng)的頁進(jìn)行寫數(shù)據(jù)操作;所述寫數(shù)據(jù)操作中的數(shù)據(jù)為面目標(biāo)回波模擬數(shù)據(jù)；
[0036]步驟3，CPU處理器通過第二通信模塊發(fā)送讀FLASH指令給第一 FPGA芯片；第一 FPGA芯片對FLASH陣列中的FLASH芯片進(jìn)行讀數(shù)據(jù)操作，即第一 FPGA芯片以FLASH芯片中的頁為單位，根據(jù)讀FLASH指令中的頁地址對每片F(xiàn)LASH中相應(yīng)的頁進(jìn)行讀數(shù)據(jù)操作;所述讀數(shù)據(jù)操作中的數(shù)據(jù)為面目標(biāo)回波模擬數(shù)據(jù);數(shù)據(jù)緩存模塊將從FLASH陣列中讀取出來的面目標(biāo)回波模擬數(shù)據(jù)進(jìn)行緩存并發(fā)送給模擬板；
[0037]步驟4，模擬板中的D/A數(shù)模轉(zhuǎn)換模塊將面目標(biāo)回波模擬數(shù)據(jù)轉(zhuǎn)換成模擬信號，然后將所述模擬信號發(fā)送給濾波放大器模塊進(jìn)行濾波和放大處理，得到面目標(biāo)模擬回波信號。
[0038]本發(fā)明的技術(shù)方案一的特點(diǎn)和進(jìn)一步改進(jìn)在于:
[0039](I)所述主機(jī)板還包括電源管理模塊，給用于面目標(biāo)的測速測距雷達(dá)回波模擬器提供數(shù)字電源和模擬電源;數(shù)字電源用于給存儲板供電；模擬電源用于給主機(jī)板和模擬板供電。
[0040](2)所述FLASH陣列包含測速FLASH陣列和測距FLASH陣列;所述測速FLASH陣列中，采用8片F(xiàn)LASH串聯(lián)工作;所述測距FLASH陣列中，采用8組FLASH并聯(lián)工作，每組FLASH中，采用8片F(xiàn)LASH串聯(lián)工作;所述測速FLASH陣列中8片F(xiàn)LASH的串聯(lián)結(jié)構(gòu)與所述測距FLASH陣列的每組FLASH中8片F(xiàn)LASH的串聯(lián)結(jié)構(gòu)相同。
[0041]本發(fā)明的技術(shù)方案二的特點(diǎn)和進(jìn)一步改進(jìn)在于:
[0042](I)步驟I的具體子步驟為:
[0043]al，第一FPGA芯片使能CLE信號，則此時CHJ處理器的I/O口發(fā)送的信號是命令信號;CPU處理器發(fā)送60h命令，該命令為擦除準(zhǔn)備命令；
[0044]a2，第一FPGA芯片使能ALE信號，則此時(PU處理器的I/O口發(fā)送的信號是地址信號;CPU處理器發(fā)送FLASH芯片的塊地址；
[0045]a3，第一 FPGA芯片使能CLE信號，CPU處理器的I/O 口發(fā)送DOh命令，該命令為擦除確認(rèn)命令;第一 FPGA芯片根據(jù)FLASH芯片的塊地址對FLASH芯片中相應(yīng)的塊進(jìn)行擦除數(shù)據(jù)操作；
[0046]a4，第一FPGA芯片使能CLE信號，CPU處理器的I/O口發(fā)送70h命令，該命令表示讀取擦除狀態(tài);第一FPGA芯片將擦除狀態(tài)發(fā)送至CPU處理器的I/O口，如果I/O□的O引腳=0，則表示擦除數(shù)據(jù)操作成功，如果I/O 口的O引腳=1，則表示擦除數(shù)據(jù)操作失敗。
[0047](2)步驟2的具體子步驟為:
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