電壓閥值檢測(cè)輸出電路的制作方法
【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及一種電壓閥值檢測(cè)輸出電路。
【背景技術(shù)】
[0002]在各類芯片電路中常需用到電壓閥值檢測(cè)判斷的功能，針對(duì)不同的芯片電路，其電壓閥值檢測(cè)電路的形式不一，有直接將待測(cè)點(diǎn)與處理芯片之間設(shè)置采樣電阻的，也有通過隔離元件、磁導(dǎo)元件等間接獲取的；前者，電路結(jié)構(gòu)簡(jiǎn)單，抗沖擊能力較弱，一旦前級(jí)電路中出現(xiàn)有害電涌，則極易損壞芯片;后者，雖具備較佳的抗沖擊能力，但電路結(jié)構(gòu)復(fù)雜，元件體積較大，也需較高的實(shí)施成本。

【發(fā)明內(nèi)容】

[0003]為有效解決【背景技術(shù)】中所提及的問題，本發(fā)明提出一種電壓閥值檢測(cè)輸出電路，克服現(xiàn)有檢測(cè)電路存在的結(jié)構(gòu)復(fù)雜、體積大等缺陷，且具有較佳的抗沖擊能力與通用性，其技術(shù)方案如下:
一種電壓閥值檢測(cè)輸出電路，包括順序連接的時(shí)延部和比較部，所述時(shí)延部連接電路的輸入端Vin，以獲取源信號(hào);所述比較部連接外部一預(yù)設(shè)電壓Vset，該電壓Vset的值為判斷閥值，比較結(jié)果輸出至電路的輸出端Vout。
[0004]于本發(fā)明的一個(gè)或多個(gè)實(shí)施例當(dāng)中，所述時(shí)延部包括PMOS管Ql、匪OS管Q2，所述PMOS管Ql與匪OS管Q2串聯(lián)接于電源VCC端與地端之間，且二者的柵極共同連接于電路的輸入端Vin，二者的串聯(lián)結(jié)點(diǎn)連接所述比較部。
[0005]于本發(fā)明的一個(gè)或多個(gè)實(shí)施例當(dāng)中，所述PMOS管Ql的源極連接電源VCC端，其漏極連接所述NMOS管Q2的源極，所述NMOS管Q2的漏極連接地端，所述PMOS管Ql的漏極作為輸出。
[0006]于本發(fā)明的一個(gè)或多個(gè)實(shí)施例當(dāng)中，所述比較部包括運(yùn)算放大器Al，該運(yùn)算放大器Al的正相輸入端連接至所述PMOS管Ql的漏極，所述運(yùn)算放大器Al的負(fù)相輸入端連接所述預(yù)設(shè)電壓V set，運(yùn)算放大器Al的輸出端連接電路的輸出端Vout。
[0007]本發(fā)明的有益效果是:電路結(jié)構(gòu)簡(jiǎn)單、元件少，且不涉及大體積元件，實(shí)施只需較低的成本;同時(shí)，本發(fā)明通過電路中的時(shí)延部來緩沖突發(fā)性電涌沖擊，令本發(fā)明具備較好的抗沖擊能力，適合各類芯片電路使用。
【附圖說明】
[0008]圖1為本發(fā)明的電壓閥值檢測(cè)輸出電路的結(jié)構(gòu)原理圖。
【具體實(shí)施方式】
[0009]如下結(jié)合附圖1，對(duì)本申請(qǐng)方案作進(jìn)一步描述:
一種電壓閥值檢測(cè)輸出電路，包括順序連接的時(shí)延部和比較部，所述時(shí)延部連接電路的輸入端Vin，以獲取源信號(hào);所述比較部連接外部一預(yù)設(shè)電壓Vset，該電壓Vset的值為判斷閥值，比較結(jié)果輸出至電路的輸出端Vout。
[0010] 所述時(shí)延部包括PMOS管Ql、匪OS管Q2，所述PMOS管Ql與NMOS管Q2串聯(lián)接于電源VCC端與地端之間，且二者的柵極共同連接于電路的輸入端Vin，二者的串聯(lián)結(jié)點(diǎn)連接所述比較部。
[0011 ] 所述PMOS管Ql的源極連接電源VCC端，其漏極連接所述匪OS管Q2的源極，所述NMOS管Q2的漏極連接地端，所述PMOS管Ql的漏極作為輸出。
[0012]所述比較部包括運(yùn)算放大器Al，該運(yùn)算放大器Al的正相輸入端連接至所述PMOS管Ql的漏極，所述運(yùn)算放大器Al的負(fù)相輸入端連接所述預(yù)設(shè)電壓Vset，運(yùn)算放大器Al的輸出端連接電路的輸出端Vout。
[0013]上述優(yōu)選實(shí)施方式應(yīng)視為本申請(qǐng)方案實(shí)施方式的舉例說明，凡與本申請(qǐng)方案雷同、近似或以此為基礎(chǔ)作出的技術(shù)推演、替換、改進(jìn)等，均應(yīng)視為本專利的保護(hù)范圍。
【主權(quán)項(xiàng)】
1.一種電壓閥值檢測(cè)輸出電路，其特征在于:包括順序連接的時(shí)延部和比較部，所述時(shí)延部連接電路的輸入端Vin，以獲取源信號(hào);所述比較部連接外部一預(yù)設(shè)電壓Vset，該電壓Vs e t的值為判斷閥值，比較結(jié)果輸出至電路的輸出端Vout。2.根據(jù)權(quán)利要求1所述的電壓閥值檢測(cè)輸出電路，其特征在于:所述時(shí)延部包括PMOS管Ql、NM0S管Q2，所述PMOS管Ql與NMOS管Q2串聯(lián)接于電源VCC端與地端之間，且二者的柵極共同連接于電路的輸入端Vin，二者的串聯(lián)結(jié)點(diǎn)連接所述比較部。3.根據(jù)權(quán)利要求2所述的電壓閥值檢測(cè)輸出電路，其特征在于:所述PMOS管Ql的源極連接電源VCC端，其漏極連接所述匪OS管Q2的源極，所述匪OS管Q2的漏極連接地端，所述PMOS管Ql的漏極作為輸出。4.根據(jù)權(quán)利要求3所述的電壓閥值檢測(cè)輸出電路，其特征在于:所述比較部包括運(yùn)算放大器Al，該運(yùn)算放大器Al的正相輸入端連接至所述PMOS管Ql的漏極，所述運(yùn)算放大器Al的負(fù)相輸入端連接所述預(yù)設(shè)電壓Vset，運(yùn)算放大器Al的輸出端連接電路的輸出端Vout。
【專利摘要】本發(fā)明提出一種電壓閥值檢測(cè)輸出電路，其特征在于：包括順序連接的時(shí)延部和比較部，所述時(shí)延部連接電路的輸入端Vin，以獲取源信號(hào)；所述比較部連接外部一預(yù)設(shè)電壓Vset，該電壓Vset的值為判斷閥值，比較結(jié)果輸出至電路的輸出端Vout。本發(fā)明的有益效果是：電路結(jié)構(gòu)簡(jiǎn)單、元件少，且不涉及大體積元件，實(shí)施只需較低的成本；同時(shí)，本發(fā)明通過電路中的時(shí)延部來緩沖突發(fā)性電涌沖擊，令本發(fā)明具備較好的抗沖擊能力，適合各類芯片電路使用。
【IPC分類】G01R19/165
【公開號(hào)】CN105548671
【申請(qǐng)?zhí)枴緾N201610024714
【發(fā)明人】方鏡清
【申請(qǐng)人】中山芯達(dá)電子科技有限公司
【公開日】2016年5月4日
【申請(qǐng)日】2016年1月15日