本發(fā)明屬于半導(dǎo)體工藝領(lǐng)域，尤其涉及基于P基層蓋帽的霍爾基片及霍爾集成傳感器芯片。

背景技術(shù)：

理論上，霍爾基片的輸入電阻越大越好，這樣可以提高基片的靈敏度，并能在固定電壓的情況下減小耗電電流。

由于各工藝廠提供的外延層方塊電阻是固定，為增加靈敏度，就得增加霍爾基片的尺10寸，這會(huì)導(dǎo)致更大的芯片尺寸，增加芯片的成本。

技術(shù)實(shí)現(xiàn)要素：

本發(fā)明提供一種基于P基層蓋帽的霍爾基片及霍爾集成傳感器芯片，以提高靈敏度。

為實(shí)現(xiàn)上述目的，本發(fā)明實(shí)施例提供一種基于P基層蓋帽的霍爾基片，霍爾基片包括一P基層構(gòu)成的掩膜層，且該P(yáng)基層罩在霍爾基片本體上。

優(yōu)選的，所述霍爾基片的P基層為P型硅。

優(yōu)選的，所述P基層位于霍爾基片的外延層上。

本發(fā)明實(shí)施例還提供一種霍爾集成傳感器芯片，芯片包括上述所述的霍爾基片結(jié)構(gòu)。

通過本發(fā)明實(shí)施例，能夠在不顯著提高成本的前提下，提高靈敏度并減小磁偏置。

附圖說明

為了更清楚地說明本申請實(shí)施例或現(xiàn)有技術(shù)中的技術(shù)方案，下面將對實(shí)施例或現(xiàn)有技術(shù)描述中所需要使用的附圖作簡單地介紹，顯而易見地，下面描述中的附圖僅僅是本申請中記載的一些實(shí)施例，對于本領(lǐng)域普通技術(shù)人員來講，在不付出創(chuàng)造性勞動(dòng)性的前提下，還可以根據(jù)這些附圖獲得其他的附圖。

圖1是現(xiàn)有技術(shù)中的霍爾基片結(jié)構(gòu)；

圖2為圖1截面圖；

圖3為本發(fā)明霍爾基片結(jié)構(gòu)圖；

圖4為圖3截面圖。

具體實(shí)施方式

為了使本技術(shù)領(lǐng)域的人員更好地理解本申請中的技術(shù)方案，下面將結(jié)合本申請實(shí)施例中的附圖，對本申請實(shí)施例中的技術(shù)方案進(jìn)行清楚、完整地描述，顯然，所描述的實(shí)施例僅僅是本申請一部分實(shí)施例，而不是全部的實(shí)施例。基于本申請中的實(shí)施例，本領(lǐng)域普通技術(shù)人員在沒有作出創(chuàng)造性勞動(dòng)前提下所獲得的所有其他實(shí)施例，都應(yīng)當(dāng)屬于本申請保護(hù)的范圍。

本申請旨在提供一種PCAP(P基層蓋帽)結(jié)構(gòu)設(shè)計(jì)：在標(biāo)準(zhǔn)工藝在外延層方塊電阻的阻值限制的基礎(chǔ)上，通過在外延層上增加一層P基層的植入，增加外延層的等效方塊電阻的阻值，從而提高霍爾基片的提高靈敏度，減小偏置，減小傳感器的功耗。

理論上，霍爾基片的輸入電阻越大越好，這樣可以提高基片的靈敏度，并能在固定電壓的情況下減小耗電電流。

圖1和2為現(xiàn)有技術(shù)中的霍爾基片結(jié)構(gòu)，由于各工藝廠提供的外延層方塊電阻是固定，為增加靈敏度，就得增加霍爾基片的尺寸，這會(huì)導(dǎo)致更大的芯片尺寸，增加芯片的成本。

基于此，本發(fā)明提供一種基于PCAP的基片結(jié)構(gòu)：用P型硅(形成基極的材料，原本就需要該掩膜層)做成一個(gè)帽子套刻在霍爾基片上(如圖3和4示)。

這樣，就形成了一層pinched結(jié)構(gòu)，在現(xiàn)有工藝的基礎(chǔ)上，不增加額外的掩膜層，不增加基片面積的情況下，獲得高的輸入電阻，從而增加了靈敏度，減小噪聲，同時(shí)減小了耗電電流。

無PCAP的結(jié)構(gòu)，使得在同等霍爾片尺寸的情況下，輸入阻抗較小，輸入阻抗均勻性較差，導(dǎo)致器件耗電大，靈敏度低，并使得噪聲較大。

相反，有PCAP的結(jié)構(gòu)，使得輸入阻抗大，耗電小，靈敏度高，噪聲小。

典型例子為,無PCAP時(shí)，耗電為10mA，靈敏度為2uV/Gauss。有PCAP時(shí)，耗電為3mA，靈敏度為6uV/Gauss。

雖然通過實(shí)施例描繪了本申請，本領(lǐng)域普通技術(shù)人員知道，本申請有許多變形和變化而不脫離本申請的精神，希望所附的權(quán)利要求包括這些變形和變化而不脫離本申請的精神。