專利名稱：一種用于電機轉(zhuǎn)速測量的高精度自適應(yīng)裝置的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及電機轉(zhuǎn)速測量技術(shù)領(lǐng)域，具體來說是用于安裝有增量式光電編碼器的電機的一種電機轉(zhuǎn)速測量的高精度自適應(yīng)裝置。
背景技術(shù)：
工業(yè)自動化、航空、汽車、精密數(shù)控機床、加工中心、導(dǎo)航系統(tǒng)、機器人等許多領(lǐng)域，通常采用光電編碼器測量電機轉(zhuǎn)速，實現(xiàn)系統(tǒng)的閉環(huán)、半閉環(huán)控制。目前，處理光電編碼器信號實現(xiàn)電機轉(zhuǎn)速測量的裝置有通用計數(shù)器芯片、專用光電編碼信號處理芯片、數(shù)字信號處理器(DSP)和FPGA等裝置。采用通用計數(shù)器芯片(如NEC公司的UPD4702和UPD4704)和專用光電編碼信號處理芯片(如=Agilent公司的HCTL2032)實現(xiàn)電機轉(zhuǎn)速測量存在精度低，處理速度慢，需要大量的外圍器件，電路結(jié)構(gòu)復(fù)雜，可靠性低等不足。采用具有正交解 碼模塊的專用DSP (如TI公司的TMS320F2812)和FPGA裝置處理速度快，但測量方法局限于T法、M法、MT法實現(xiàn)電機轉(zhuǎn)速測量，其中MT法在整個轉(zhuǎn)速范圍內(nèi)都有較好的準(zhǔn)確性，但是低速時需要較長的檢測時間才能保證精度，無法滿足轉(zhuǎn)速檢測系統(tǒng)的快速動態(tài)響應(yīng)的要求，并且采用上述3種方法的裝置檢測精度通常受編碼器機械制造誤差影響，或者受限于計數(shù)時鐘的時鐘頻率，而且不能根據(jù)不同的轉(zhuǎn)速自適應(yīng)改變測量周期。

發(fā)明內(nèi)容
本發(fā)明的目的在于提供一種用于電機轉(zhuǎn)速測量的高精度自適應(yīng)裝置，實現(xiàn)對安裝有增量式光電編碼器的電機的高精度自適應(yīng)的轉(zhuǎn)速測量，消除編碼器機械制造誤差對電機轉(zhuǎn)速測量精度造成的影響，并根據(jù)電機不同的轉(zhuǎn)速自適應(yīng)改變測量周期，適應(yīng)電機低轉(zhuǎn)速和中高轉(zhuǎn)速間的測量轉(zhuǎn)換，進(jìn)而減少電機低轉(zhuǎn)速的測量響應(yīng)時間，提高中高轉(zhuǎn)速的測量精度；使得該裝置的檢測精度不受限于計數(shù)時鐘的時鐘頻率，在一定程度上提高電機轉(zhuǎn)速測量精度。本發(fā)明的技術(shù)方案如下一種用于電機轉(zhuǎn)速測量的高精度自適應(yīng)裝置，適用于安裝有增量式光電編碼器的電機，至少包括晶振3、編碼器信號調(diào)理電路4、FPGA芯片5和微處理器電路6，所述的FPGA芯片5至少包括復(fù)位脈沖Z周期測量電路7、自適應(yīng)速度測量電路8和寄存器組9，這些電路是由硬件描述語言Verilog HDL編程實現(xiàn)；所述的編碼器信號調(diào)理電路4的輸入端與增量式光電編碼器2的A，B, Z信號相連，經(jīng)編碼器信號調(diào)理電路4的信號Z與復(fù)位脈沖Z周期測量電路7相連，經(jīng)編碼器信號調(diào)理電路4的信號A與自適應(yīng)速度測量電路8相連；所述的晶振3分別與復(fù)位脈沖Z周期測量電路7、自適應(yīng)速度測量電路8相連；所述的寄存器組9分別與復(fù)位脈沖Z周期測量電路
7、自適應(yīng)速度測量電路8和微處理器電路6相連；所述的復(fù)位脈沖Z周期測量電路7和自適應(yīng)速度測量電路8并行實現(xiàn)對電機轉(zhuǎn)速的測量。
所述的寄存器組9由寄存器910、寄存器920、寄存器930、寄存器940、寄存器950和寄存器960組成。所述的復(fù)位脈沖Z周期測量電路7由延遲電路710、時鐘分頻器720、計數(shù)器730和時間數(shù)字轉(zhuǎn)換器740組成；所述的經(jīng)編碼器信號調(diào)理電路4的信號Z分別與延遲電路710的輸入端delay_in、計數(shù)器730的鎖存端latch和時間數(shù)字轉(zhuǎn)換器740的輸入端in相連，時鐘分頻器720的輸入端clk_in與晶振3的輸出端clock相連,時鐘分頻器720的輸出端clockl分別與計數(shù)器730的時鐘端clkl和時間數(shù)字轉(zhuǎn)換器740的使能端研相連，計數(shù)器730的復(fù)位端reset與延遲電路710的輸出端delay_out相連,計數(shù)器730的數(shù)據(jù)輸出端q[15. . O]與寄存器910的數(shù)據(jù)輸入端din [15. . O]連接，時間數(shù)字轉(zhuǎn)換器740的數(shù)據(jù)輸出端q[5. . O]與寄存器920的數(shù)據(jù)輸入端din[5. · O]相連。所述的自適應(yīng)速度測量電路8由周期預(yù)估電路810、自適應(yīng)周期閥門生成電路820、自適應(yīng)周期測量電路830和求補電路840組成；所述的周期預(yù)估電路810由時鐘分頻 器811和計數(shù)器812組成；所述的自適應(yīng)周期閥門生成電路820由譯碼電路821、計數(shù)器822、下降沿檢測電路823和上升沿檢測電路824組成；所述的自適應(yīng)周期測量電路830由時鐘分頻器831、計數(shù)器832、時間數(shù)字轉(zhuǎn)換器833和時間數(shù)字轉(zhuǎn)換器834組成；時鐘分頻器811的輸入端clk_in和輸出端clock2分別與晶振3的輸出端clock和計數(shù)器812的時鐘端clk2相連，計數(shù)器822的溢出標(biāo)志信號輸出端co分別與計數(shù)器812的使能端en_co、下降沿檢測電路823的輸入端n_in和上升沿檢測電路824的輸入端p_in相連，計數(shù)器812的數(shù)據(jù)輸出端q[7. . O]與譯碼電路821的數(shù)據(jù)輸入端din [7. . O]相連，譯碼電路821的數(shù)據(jù)輸出端dout[7. . O]分別與計數(shù)器822的預(yù)設(shè)值數(shù)據(jù)輸入端rin[7. . O]和求補電路840的數(shù)據(jù)輸入端cin [7. . O]相連，經(jīng)編碼器信號調(diào)理電路4的信號A與計數(shù)器822的時鐘端clk_a相連，下降沿檢測電路823的輸出端n_out分別與計數(shù)器832的復(fù)位端reset和時間數(shù)字轉(zhuǎn)換器833的輸入端in相連,上升沿檢測電路824的輸出端p_out分別與計數(shù)器832的鎖存端latch和時間數(shù)字轉(zhuǎn)換器834的輸入端in相連，時鐘分頻器831的輸入端clk_in與晶振3的輸出端clock相連,時鐘分頻器831的輸出端clock3分別與計數(shù)器832的時鐘端clk3、時間數(shù)字轉(zhuǎn)換器833的使能端麗和時間數(shù)字轉(zhuǎn)換器834的使能端研相連，計數(shù)器832的數(shù)據(jù)輸出端q[15. . 0]與寄存器930的數(shù)據(jù)輸入端din [15. . 0]相連，時間數(shù)字轉(zhuǎn)換器833的數(shù)據(jù)輸出端q[5. . 0]與寄存器940的數(shù)據(jù)輸入端din [5. . 0]相連，時間數(shù)字轉(zhuǎn)換器834的數(shù)據(jù)輸出端q[5.. 0]與寄存器950的數(shù)據(jù)輸入端din [5. . 0]相連，求補電路840的數(shù)據(jù)輸出端cout [7.. 0]與寄存器960的數(shù)據(jù)輸入端din [7.. 0]相連。本發(fā)明的有益效果在于(I)該裝置中主要的高精度自適應(yīng)轉(zhuǎn)速測量電路是在FPGA中用硬件描述語言VerilogHDL編程實現(xiàn)，這使得測量裝置的響應(yīng)速度快，電路簡單，易于實現(xiàn)。(2)該裝置中的復(fù)位脈沖Z周期測量電路，是通過測量經(jīng)編碼器信號調(diào)理電路的信號Z得到復(fù)位脈沖Z周期，進(jìn)而得到電機轉(zhuǎn)速，因為復(fù)位脈沖Z不受編碼器本身存在的槽間距不均勻的機械制造誤差的影響，所以該電路能消除編碼器機械制造誤差對電機轉(zhuǎn)速測量精度造成的影響。(3)該裝置中的自適應(yīng)速度測量電路，對經(jīng)編碼器信號調(diào)理電路的信號A進(jìn)行周期預(yù)估，然后根據(jù)預(yù)估周期，自適應(yīng)改變速度測量周期內(nèi)編碼器脈沖A的個數(shù)，并測量自適應(yīng)速度測量周期，得到電機轉(zhuǎn)速，實現(xiàn)根據(jù)電機不同的轉(zhuǎn)速自適應(yīng)改變測量周期，適應(yīng)電機低轉(zhuǎn)速和中高轉(zhuǎn)速間的測量轉(zhuǎn)換，進(jìn)而減少電機低轉(zhuǎn)速的測量響應(yīng)時間，提高中高轉(zhuǎn)速的測量精度。(4)該裝置中在復(fù)位脈沖Z周期測量電路和自適應(yīng)速度測量電路的自適應(yīng)周期測量電路中使用時間數(shù)字轉(zhuǎn)換器，將時間測量精度提高到200ps，使得該裝置的檢測精度不受限于計數(shù)時鐘的時鐘頻率，在一定程度上提高電機轉(zhuǎn)速測量精度。


圖I是本發(fā)明的電機轉(zhuǎn)速測量裝置系統(tǒng)2是本發(fā)明的FPGA內(nèi)部功能電路3是本發(fā)明的復(fù)位脈沖Z周期測量原理示意4(a)是本發(fā)明的時間數(shù)字轉(zhuǎn)換器結(jié)構(gòu)示意4(b)是時間數(shù)字轉(zhuǎn)換器740的應(yīng)用示意4(c)是時間數(shù)字轉(zhuǎn)換器833的應(yīng)用示意4(d)是時間數(shù)字轉(zhuǎn)換器834的應(yīng)用示意5是本發(fā)明的自適應(yīng)速度測量原理示意圖I-電機，2-增量式光電編碼器，3-晶振，4-編碼器信號調(diào)理電路，5-FPGA芯片，6-微處理器電路，7-復(fù)位脈沖Z周期測量電路，8-自適應(yīng)速度測量電路，9-寄存器組；710-延遲電路，720-時鐘分頻器，730-計數(shù)器，740-時間數(shù)字轉(zhuǎn)換器，810-周期預(yù)估電路，811-時鐘分頻器，812-計數(shù)器，820-自適應(yīng)周期閥門生成電路，821-譯碼電路，822-計數(shù)器，823-下降沿檢測電路，824-上升沿檢測電路，830-自適應(yīng)周期測量電路，831-時鐘分頻器，832-計數(shù)器，833-時間數(shù)字轉(zhuǎn)換器，834-時間數(shù)字轉(zhuǎn)換器，840-求補電路，910-寄存器，920-寄存器，930-寄存器，940-寄存器，950-寄存器，960-寄存器。
具體實施例方式下面結(jié)合附圖對本發(fā)明的具體實施作進(jìn)一步的說明如圖I所示，一種用于電機轉(zhuǎn)速測量的高精度自適應(yīng)裝置，適用于安裝有增量式光電編碼器的電機，至少包括電機I、增量式光電編碼器2、晶振3、編碼器信號調(diào)理電路4、FPGA芯片5和微處理器電路6，所述的電機I軸上安裝有增量式光電編碼器2，所述的增量式光電編碼器2生成的編碼器信號A、B、Z送入編碼器信號調(diào)理電路4，經(jīng)編碼器信號調(diào)理電路4的信號A、Z與FPGA芯片5相連，所述的FPGA芯片5與晶振3、編碼器信號調(diào)理電路4和微處理器電路6相連。如圖2所示，所述的FPGA芯片5的內(nèi)部電路至少包括復(fù)位脈沖Z周期測量電路
7、自適應(yīng)速度測量電路8和寄存器組9，這些電路是由硬件描述語言Verilog HDL編程實現(xiàn)。所述的經(jīng)編碼器信號調(diào)理電路4的信號Z與復(fù)位脈沖Z周期測量電路7相連，經(jīng)編碼器信號調(diào)理電路4的信號A與自適應(yīng)速度測量電路8相連；所述的晶振3分別與復(fù)位脈沖Z周期測量電路7、自適應(yīng)速度測量電路8相連；所述的寄存器組9分別與復(fù)位脈沖Z周期測量電路7、自適應(yīng)速度測量電路8和微處理器電路6相連；所述的復(fù)位脈沖Z周期測量電路7和自適應(yīng)速度測量電路8并行實現(xiàn)對電機轉(zhuǎn)速的測量。所述的寄存器組9由寄存器910、寄存器920、寄存器930、寄存器940、寄存器950和寄存器960組成，用于鎖存來自復(fù)位脈沖Z周期測量電路7和自適應(yīng)速度測量電路8的數(shù)據(jù)。所述的復(fù)位脈沖Z周期測量電路7由延遲電路710、時鐘分頻器720、計數(shù)器730和時間數(shù)字轉(zhuǎn)換器740組成，用于測量經(jīng)編碼器信號調(diào)理電路4的信號Z獲取復(fù)位脈沖Z的粗周期和補償時間間隔，然后分別鎖存到寄存器910和寄存器920。復(fù)位脈沖Z周期測量電路7的內(nèi)部連接關(guān)系是經(jīng)編碼器信號調(diào)理電路4的信號 Z分別與延遲電路710的輸入端delay_in、計數(shù)器730的鎖存端latch和時間數(shù)字轉(zhuǎn)換器740的輸入端in相連,時鐘分頻器720的輸入端clk_in與晶振3的輸出端clock相連,時鐘分頻器720的輸出端clockl分別與計數(shù)器730的時鐘端clkl和時間數(shù)字轉(zhuǎn)換器740的使能端阮相連，計數(shù)器730的復(fù)位端reset與延遲電路710的輸出端delay_out相連,計數(shù)器730的數(shù)據(jù)輸出端q[15. . O]與寄存器910的數(shù)據(jù)輸入端din[15. . O]連接，時間數(shù)字轉(zhuǎn)換器740的數(shù)據(jù)輸出端q[5. . O]與寄存器920的數(shù)據(jù)輸入端din[5. . O]相連。所述的自適應(yīng)速度測量電路8由周期預(yù)估電路810、自適應(yīng)周期閥門生成電路820、自適應(yīng)周期測量電路830和求補電路840組成，用于對經(jīng)編碼器信號調(diào)理電路4的信號A進(jìn)行自適應(yīng)速度測量處理，獲取自適應(yīng)速度測量周期的粗周期，開始時刻的補償時間間隔、結(jié)束時刻的補償時間間隔和自適應(yīng)速度測量周期內(nèi)編碼器脈沖A的脈沖個數(shù)，分別鎖存到寄存器930、寄存器940、寄存器950和寄存器960。所述的周期預(yù)估電路810由時鐘分頻器811和計數(shù)器812組成，用于預(yù)估編碼器脈沖A的周期；所述的自適應(yīng)周期閥門生成電路820由譯碼電路821，計數(shù)器822，下降沿檢測電路823和上升沿檢測電路824組成，用于決定自適應(yīng)速度測量周期的開始時刻與結(jié)束時刻；所述的自適應(yīng)周期測量電路830由時鐘分頻器831、計數(shù)器832、時間數(shù)字轉(zhuǎn)換器833和時間數(shù)字轉(zhuǎn)換器834組成，用于測量自適應(yīng)速度測量的周期，所述求補電路840用于獲取一個自適應(yīng)速度測量周期內(nèi)編碼器脈沖A的脈沖個數(shù)。自適應(yīng)速度測量電路8的內(nèi)部連接關(guān)系是時鐘分頻器811的輸入端clk_in和輸出端clock2分別與晶振3的輸出端clock和計數(shù)器812的時鐘端clk2相連，計數(shù)器822的溢出標(biāo)志信號輸出端Co分別與計數(shù)器812的使能端en_co、下降沿檢測電路823的輸入端n_in和上升沿檢測電路824的輸入端p_in相連，計數(shù)器812的數(shù)據(jù)輸出端q[7. . O]與譯碼電路821的數(shù)據(jù)輸入端din [7.. O]相連，譯碼電路821的數(shù)據(jù)輸出端dout [7.. O]分別與計數(shù)器822的預(yù)設(shè)值數(shù)據(jù)輸入端rin [7. . O]和求補電路840的數(shù)據(jù)輸入端cin [7. . O]相連，經(jīng)編碼器信號調(diào)理電路4的信號A與計數(shù)器822的時鐘端clk_a相連，下降沿檢測電路823的輸出端n_out分別與計數(shù)器832的復(fù)位端reset和時間數(shù)字轉(zhuǎn)換器833的輸入端in相連，上升沿檢測電路824的輸出端？_0機分別與計數(shù)器832的鎖存端latch和時間數(shù)字轉(zhuǎn)換器834的輸入端in相連,時鐘分頻器831的輸入端clk_in與晶振3的輸出端clock相連，時鐘分頻器831的輸出端clock3分別與計數(shù)器832的時鐘端clk3、時間數(shù)字轉(zhuǎn)換器833的使能端研和時間數(shù)字轉(zhuǎn)換器834的使能端兩相連，計數(shù)器832的數(shù)據(jù)輸出端q[15. . 0]與寄存器930的數(shù)據(jù)輸入端din [15. . O]相連，時間數(shù)字轉(zhuǎn)換器833的數(shù)據(jù)輸出端q [5. . O]與寄存器940的數(shù)據(jù)輸入端din[5. . O]相連，時間數(shù)字轉(zhuǎn)換器834的數(shù)據(jù)輸出端q[5. . O]與寄存器950的數(shù)據(jù)輸入端din [5. . O]相連，求補電路840的數(shù)據(jù)輸出端cout [7. . O]與寄存器960的數(shù)據(jù)輸入端din[7. · O]相連。如圖3所示，復(fù)位脈沖Z周期包括復(fù)位脈沖Z粗周期Tzs、當(dāng)前復(fù)位脈沖Z周期的補償時間間隔Tzauxw和上一復(fù)位脈沖Z周期的補償時間間隔TzauxM)。計數(shù)器730的計數(shù)時鐘clockl的周期是Tztl，鎖存于寄存器910的計數(shù)器730的計數(shù)值是Nz，則復(fù)位脈沖Z粗周期的計算為Tzs = TzoXNz (I)式中，Tzs是復(fù)位脈沖Z粗周期，Tztl是計數(shù)時鐘clockl的周期，Nz是計數(shù)器730的計數(shù)值。如圖4(a)所示，一個與門和一個D觸發(fā)器構(gòu)成一個延遲單元，時間數(shù)字轉(zhuǎn)換器(Time-to-Digital Converter TDC)由一個轉(zhuǎn)換器和63個延遲單元組成,用于測量所端輸入的信號的上升沿與in端輸入的信號的上升沿的時間間隔。測量原理是，當(dāng)所為低電平時，所有D觸發(fā)器是開通的，輸出狀態(tài)和in的輸入狀態(tài)相同，當(dāng)in由低電平跳到高電平時，此高電平開始從第一個D觸發(fā)器傳播，順序改變D觸發(fā)器輸出狀態(tài)(由O到I)，經(jīng)過NX τΒ(每個D觸發(fā)器延遲時間為τΒ)時間后，前N個D觸發(fā)器輸出為高電平，其余的仍是低電平，當(dāng)而由低電平跳到高電平時，順序關(guān)斷D觸發(fā)器，使D觸發(fā)器輸出狀態(tài)保持高電平，直到被復(fù)位(B3復(fù)位L1，B4復(fù)位L2等)，與門的延遲時間τ A小于D觸發(fā)器的延遲時間τ D，經(jīng)過NX ( τ D- τ A)時間后，研的高電平，關(guān)斷D觸發(fā)器，阻止in的高電平傳播，此時63個D觸發(fā)器的狀態(tài)被轉(zhuǎn)換器轉(zhuǎn)換為6位二進(jìn)制數(shù)，轉(zhuǎn)換器輸出端的數(shù)據(jù)q[5. . 0]表示而端輸入的信號的上升沿比in端輸入的信號的上升沿延遲的延遲單元個數(shù)，延遲單元的延遲時間τ為Td-τΑ，NX(td-ta)即是而端輸入的信號的上升沿與in端輸入的信號的上升沿的時間間隔，N是q[5. · 0]所表示的數(shù)值。如圖4(b)所示，時間數(shù)字轉(zhuǎn)換器740的兩端與clockl相連，in端與經(jīng)編碼器信號調(diào)理電路4的信號Z相連，則鎖存于寄存器920的時間數(shù)字轉(zhuǎn)換器740的輸出數(shù)值Nzaw表示復(fù)位脈沖Z(j)上升沿后clockl的第一個上升沿滯后于復(fù)位脈沖Z(j)的上升沿的延遲單元個數(shù)，而時間數(shù)字轉(zhuǎn)換器740的延遲單元的延遲時間為h (此應(yīng)用中h為200ps)，則第j周期，復(fù)位脈沖Ζω的補償時間間隔的計算為Tzaux(J) = Nza(J) X ! (2)式中，Tzaux(J)是第j周期復(fù)位脈沖Z的補償時間間隔，Nza(j)是延遲單元個數(shù)，是延遲單元的延遲時間，j = 1,2,.......結(jié)合公式⑴和公式⑵，復(fù)位脈沖Z周期的計算為Tz = Tzs+Tzaux (J^1)-Tzaux(J)= TzoX Nz+Nza(J_1) X ti_Nza(J) XI1 = TzoX Nz+(Nza(^1)-Nzafj) Xt1 (3)式中，Tz是復(fù)位脈沖Z周期，Tzs是復(fù)位脈沖Z的粗周期，Tzaux(^1)、Tzaux(J)分別是第 (j-ι)周期和第j周期內(nèi)復(fù)位脈沖Z的補償時間間隔，j = 1,2,......；根據(jù)復(fù)位脈沖Z周期測量原理得到的電機轉(zhuǎn)速的計算為2ττ2ττ2「j / I , j、
ων7 =——=-=- I rad/sl (4)
τζ Tzs + Tzaux(H) — Tzaux(J、Tzo X Nz+ (Νζα^_^ - Nza(J)x tx式中，C^z是利用復(fù)位脈沖Z周期測量原理計算得到的電機轉(zhuǎn)速，Tzs是復(fù)位脈沖Z的粗周期，Tzaux^1), Tzaux(J)分別是第(j-ι)周期和第j周期內(nèi)復(fù)位脈沖Z的補償時間間隔，j = 1,2,.......如圖5所示，自適應(yīng)速度測量包括速度預(yù)估階段和速度測量階段。速度預(yù)估階段，計數(shù)器812以clock2為計數(shù)時鐘，在計數(shù)器822的溢出標(biāo)志信號Co為高電平的時間內(nèi)，測量脈沖A的周期，得到的計數(shù)值為Ne，譯碼電路821根據(jù)Ne自適應(yīng)的改變計數(shù)器822的預(yù)設(shè)值隊，從而改變自適應(yīng)速度測量周期。Ne數(shù)值大表示脈沖A周期 大，電機轉(zhuǎn)速慢，增大預(yù)設(shè)值隊來減少自適應(yīng)速度測量周期內(nèi)編碼器脈沖A的個數(shù)Np，從而減小自適應(yīng)速度測量周期，反之，Ne數(shù)值小表示脈沖A周期小，電機轉(zhuǎn)速快，減小預(yù)設(shè)值隊來增加自適應(yīng)速度測量周期內(nèi)編碼器脈沖A的個數(shù)Np，從而增大自適應(yīng)速度測量周期。速度測量階段，計數(shù)器822，以編碼器脈沖A為計數(shù)時鐘，從預(yù)設(shè)值隊開始加I計數(shù)，直到最大值(所有位都為1，此應(yīng)用為8' hFF)。計數(shù)器822從N,計數(shù)到最大值(8' hFF)的時間內(nèi)，溢出標(biāo)志信號CO保持低電平，所保持的時間是一個自適應(yīng)速度測量周期，CO經(jīng)過下降沿檢測電路823生成自適應(yīng)速度測量周期的開始時刻脈沖START，co經(jīng)過上升沿檢測電路824生成自適應(yīng)速度測量周期的結(jié)束時刻脈沖STOP。計數(shù)值達(dá)到最大值(8' hFF)時，溢出標(biāo)志信號co為高電平，保持一個編碼器脈沖A周期，用于下一自適應(yīng)速度測量周期的速度預(yù)估。一個自適應(yīng)速度測量周期內(nèi)編碼器脈沖A的脈沖個數(shù)的計算為Np = 8' hFF-Nr (5)式中，Np是一個自適應(yīng)速度測量周期內(nèi)編碼器脈沖A的脈沖個數(shù)，8' hFF是計數(shù)器822的最大值(所有位都為I)，Nr是計數(shù)器822的預(yù)設(shè)值；自適應(yīng)速度測量周期包括自適應(yīng)速度測量粗周期、開始時刻脈沖START的補償時間間隔和結(jié)束時刻脈沖STOP的補償時間間隔。計數(shù)器832的計數(shù)時鐘clock3的周期是Tt，鎖存于寄存器930的計數(shù)器832的計數(shù)值是隊，則自適應(yīng)速度測量粗周期的計算為Tt = Nt X Tt (6)式中，Tt是自適應(yīng)速度測量粗周期，Nt是計數(shù)器832的計數(shù)值，Tt是計數(shù)時鐘clock3的周期。如圖4(c)所示，時間數(shù)字轉(zhuǎn)換器833的而端與clock3相連，in端與開始時刻脈沖START相連，則鎖存于寄存器940的時間數(shù)字轉(zhuǎn)換器833的輸出數(shù)值Nta表示開始時刻脈沖START上升沿后clock3的第一個上升沿滯后于開始時刻脈沖START上升沿的延遲單元個數(shù)，而時間數(shù)字轉(zhuǎn)換器833的延遲單元的延遲時間為t2，則開始時刻脈沖START的補償時間間隔的計算為Tpaux(H) =NtaXt2 (7)式中，Tpaux_)是自適應(yīng)速度測量周期開始時刻脈沖START的補償時間間隔，Nta是延遲單元個數(shù)，t2是延遲單元的延遲時間。如圖4(d)所示，時間數(shù)字轉(zhuǎn)換器834的研端與clock3相連，in端與結(jié)束時刻脈沖STOP相連，則鎖存于寄存器950的時間數(shù)字轉(zhuǎn)換器834輸出數(shù)值Ntb表示結(jié)束時刻脈沖STOP上升沿后clock3的第一個上升沿滯后于結(jié)束時刻脈沖STOP上升沿的延遲單元個數(shù)，而時間數(shù)字轉(zhuǎn)換器834的延遲單元的延遲時間為t2，則結(jié)束時刻脈沖STOP的補償時間間隔的計算為Tpaux ⑴=NtbXt2 (8)式中，Tpauxω自適應(yīng)速度測量周期結(jié)束時刻脈沖STOP的補償時間間隔，Ntb是延遲單元個數(shù)，t2是延遲單元的延遲時間。 結(jié)合公式(6)、公式(7)和公式(8)，得出自適應(yīng)速度測量周期的計算為Ts = TfTpaux(H)-Tzauxw = NtX Tt+NtaXt2-NtbXt2 = N1XTt+ (Nta-Ntb) Xt2 (9)式中，Ts是自適應(yīng)速度測量周期，Tt是自適應(yīng)速度測量的粗周期，Tpauj^1)是自適應(yīng)速度測量周期開始時刻脈沖START的補償時間間隔，Tpaux(i)是自適應(yīng)速度測量周期結(jié)束時刻脈沖STOP的補償時間間隔。根據(jù)自適應(yīng)速度測量原理得到的電機轉(zhuǎn)速的計算為
權(quán)利要求
1.一種用于電機轉(zhuǎn)速測量的高精度自適應(yīng)裝置，適用于安裝有增量式光電編碼器的電機，至少包括晶振(3)、編碼器信號調(diào)理電路(4)、FPGA芯片(5)和微處理器電路(6)，其特征在于，所述的FPGA芯片(5)至少包括復(fù)位脈沖Z周期測量電路(7)、自適應(yīng)速度測量電路(8)和寄存器組(9)，這些電路是由硬件描述語言Verilog HDL編程實現(xiàn)； 所述的編碼器信號調(diào)理電路(4)的輸入端與增量式光電編碼器(2)的A，B，Z信號相連，經(jīng)編碼器信號調(diào)理電路(4)的信號Z與復(fù)位脈沖Z周期測量電路(7)相連，經(jīng)編碼器信號調(diào)理電路⑷的信號A與自適應(yīng)速度測量電路⑶相連；所述的晶振(3)分別與復(fù)位脈沖Z周期測量電路(7)、自適應(yīng)速度測量電路⑶相連；所述的寄存器組(9)分別與復(fù)位脈沖Z周期測量電路(7)、自適應(yīng)速度測量電路(8)和微處理器電路(6)相連； 所述的復(fù)位脈沖Z周期測量電路(7)和自適應(yīng)速度測量電路(8)并行實現(xiàn)對電機轉(zhuǎn)速的測量。
2.如權(quán)利要求I所述的用于電機轉(zhuǎn)速測量的高精度自適應(yīng)裝置，其特征在于，所述的寄存器組(9)由寄存器(910)、寄存器(920)、寄存器(930)、寄存器(940)、寄存器(950)和寄存器(960)組成。
3.如權(quán)利要求I所述的用于電機轉(zhuǎn)速測量的高精度自適應(yīng)裝置，其特征在于，所述的復(fù)位脈沖Z周期測量電路(7)由延遲電路(710)、時鐘分頻器(720)、計數(shù)器(730)和時間數(shù)字轉(zhuǎn)換器(740)組成； 經(jīng)編碼器信號調(diào)理電路(4)的信號Z分別與延遲電路(710)的輸入端delay_in、計數(shù)器(730)的鎖存端latch和時間數(shù)字轉(zhuǎn)換器(740)的輸入端in相連，時鐘分頻器(720)的輸入端clk_in與晶振(3)的輸出端clock相連,時鐘分頻器(720)的輸出端clockl分別與計數(shù)器(730)的時鐘端clkl和時間數(shù)字轉(zhuǎn)換器(740)的使能端而相連，計數(shù)器(730)的復(fù)位端reset與延遲電路(710)的輸出端delay_out相連,計數(shù)器(730)的數(shù)據(jù)輸出端q[15. 0]與寄存器(910)的數(shù)據(jù)輸入端din[15. 0]連接，時間數(shù)字轉(zhuǎn)換器(740)的數(shù)據(jù)輸出端q[5. 0]與寄存器(920)的數(shù)據(jù)輸入端din[5. 0]相連。
4.如權(quán)利要求I所述的用于電機轉(zhuǎn)速測量的高精度自適應(yīng)裝置，其特征在于，所述的自適應(yīng)速度測量電路⑶由周期預(yù)估電路(810)、自適應(yīng)周期閥門生成電路(820)、自適應(yīng)周期測量電路(830)和求補電路(840)組成；所述的周期預(yù)估電路(810)由時鐘分頻器(811)和計數(shù)器(812)組成；所述的自適應(yīng)周期閥門生成電路(820)由譯碼電路(821)、計數(shù)器(822)、下降沿檢測電路(823)和上升沿檢測電路(824)組成；所述的自適應(yīng)周期測量電路(830)由時鐘分頻器(831)、計數(shù)器(832)、時間數(shù)字轉(zhuǎn)換器(833)和時間數(shù)字轉(zhuǎn)換器(834)組成； 時鐘分頻器(811)的輸入端clk_in和輸出端clock2分別與晶振(3)的輸出端clock和計數(shù)器(812)的時鐘端clk2相連，計數(shù)器(822)的溢出標(biāo)志信號輸出端Co分別與計數(shù)器(812)的使能端en_co、下降沿檢測電路(823)的輸入端n_in和上升沿檢測電路(824)的輸入端口_化相連，計數(shù)器(812)的數(shù)據(jù)輸出端q[7..0]與譯碼電路(821)的數(shù)據(jù)輸入端din[7..0]相連，譯碼電路(821)的數(shù)據(jù)輸出端dout[7..0]分別與計數(shù)器(822)的預(yù)設(shè)值數(shù)據(jù)輸入端rin[7. . 0]和求補電路(840)的數(shù)據(jù)輸入端cin[7. . 0]相連，經(jīng)編碼器信號調(diào)理電路(4)的信號A與計數(shù)器(822)的時鐘端clk_a相連，下降沿檢測電路(823)的輸出端n_out分別與計數(shù)器(832)的復(fù)位端reset和時間數(shù)字轉(zhuǎn)換器(833)的輸入端in相連,上升沿檢測電路(824)的輸出端？_0機分別與計數(shù)器(832)的鎖存端latch和時間數(shù)字轉(zhuǎn)換器(834)的輸入端in相連,時鐘分頻器(831)的輸入端clk_in與晶振(3)的輸出端clock相連，時鐘分頻器(831)的輸出端clock3分別與計數(shù)器(832)的時鐘端clk3、時間數(shù)字轉(zhuǎn)換器(833)的使能端研和時間數(shù)字轉(zhuǎn)換器(834)的使能端所相連，計數(shù)器(832)的數(shù)據(jù)輸出端q[15..0]與寄存器(930)的數(shù)據(jù)輸入端din[15..0]相連，時間數(shù)字轉(zhuǎn)換器(833)的 數(shù)據(jù)輸出端q[5. . 0]與寄存器(940)的數(shù)據(jù)輸入端din [5. . 0]相連，時間數(shù)字轉(zhuǎn)換器(834)的數(shù)據(jù)輸出端q[5..0]與寄存器(950)的數(shù)據(jù)輸入端din [5.. 0]相連，求補電路(840)的數(shù)據(jù)輸出端cout [7. 0]與寄存器(960)的數(shù)據(jù)輸入端din[7. 0]相連。
全文摘要
本發(fā)明公開了一種用于電機轉(zhuǎn)速測量的高精度自適應(yīng)裝置，至少包括晶振、編碼器信號調(diào)理電路、FPGA芯片和微處理器電路；FPGA芯片至少包括復(fù)位脈沖Z周期測量電路、自適應(yīng)速度測量電路和寄存器組。復(fù)位脈沖Z周期測量電路由延遲電路、時鐘分頻器、計數(shù)器和時間數(shù)字轉(zhuǎn)換器組成，實現(xiàn)高精度的電機轉(zhuǎn)速測量；自適應(yīng)速度測量電路由周期預(yù)估電路、自適應(yīng)周期閥門生成電路、自適應(yīng)周期測量電路和求補電路組成，實現(xiàn)自適應(yīng)的電機轉(zhuǎn)速測量。采用本發(fā)明能消除編碼器機械誤差對電機轉(zhuǎn)速測量精度造成的影響，使得轉(zhuǎn)速測量精度不受限于計數(shù)時鐘，而且能根據(jù)電機的不同轉(zhuǎn)速自適應(yīng)改變測量周期，減少電機低轉(zhuǎn)速的測量響應(yīng)時間，提高中高轉(zhuǎn)速的測量精度。
文檔編號G01D5/36GK102680726SQ201110057419
公開日2012年9月19日 申請日期2011年3月10日 優(yōu)先權(quán)日2011年3月10日
發(fā)明者封華, 潘海鴻, 陳琳, 黃海明, 黃炳瓊 申請人:廣西大學(xué)