專利名稱：一種用于電機轉速測量的高精度自適應裝置的制作方法
技術領域：
本發(fā)明涉及電機轉速測量技術領域，具體來說是用于安裝有增量式光電編碼器的電機的一種電機轉速測量的高精度自適應裝置。
背景技術：
工業(yè)自動化、航空、汽車、精密數控機床、加工中心、導航系統(tǒng)、機器人等許多領域，通常采用光電編碼器測量電機轉速，實現(xiàn)系統(tǒng)的閉環(huán)、半閉環(huán)控制。目前，處理光電編碼器信號實現(xiàn)電機轉速測量的裝置有通用計數器芯片、專用光電編碼信號處理芯片、數字信號處理器(DSP)和FPGA等裝置。采用通用計數器芯片(如NEC公司的UPD4702和UPD4704)和專用光電編碼信號處理芯片(如=Agilent公司的HCTL2032)實現(xiàn)電機轉速測量存在精度低，處理速度慢，需要大量的外圍器件，電路結構復雜，可靠性低等不足。采用具有正交解 碼模塊的專用DSP (如TI公司的TMS320F2812)和FPGA裝置處理速度快，但測量方法局限于T法、M法、MT法實現(xiàn)電機轉速測量，其中MT法在整個轉速范圍內都有較好的準確性，但是低速時需要較長的檢測時間才能保證精度，無法滿足轉速檢測系統(tǒng)的快速動態(tài)響應的要求，并且采用上述3種方法的裝置檢測精度通常受編碼器機械制造誤差影響，或者受限于計數時鐘的時鐘頻率，而且不能根據不同的轉速自適應改變測量周期。

發(fā)明內容
本發(fā)明的目的在于提供一種用于電機轉速測量的高精度自適應裝置，實現(xiàn)對安裝有增量式光電編碼器的電機的高精度自適應的轉速測量，消除編碼器機械制造誤差對電機轉速測量精度造成的影響，并根據電機不同的轉速自適應改變測量周期，適應電機低轉速和中高轉速間的測量轉換，進而減少電機低轉速的測量響應時間，提高中高轉速的測量精度；使得該裝置的檢測精度不受限于計數時鐘的時鐘頻率，在一定程度上提高電機轉速測量精度。本發(fā)明的技術方案如下一種用于電機轉速測量的高精度自適應裝置，適用于安裝有增量式光電編碼器的電機，至少包括晶振3、編碼器信號調理電路4、FPGA芯片5和微處理器電路6，所述的FPGA芯片5至少包括復位脈沖Z周期測量電路7、自適應速度測量電路8和寄存器組9，這些電路是由硬件描述語言Verilog HDL編程實現(xiàn)；所述的編碼器信號調理電路4的輸入端與增量式光電編碼器2的A，B, Z信號相連，經編碼器信號調理電路4的信號Z與復位脈沖Z周期測量電路7相連，經編碼器信號調理電路4的信號A與自適應速度測量電路8相連；所述的晶振3分別與復位脈沖Z周期測量電路7、自適應速度測量電路8相連；所述的寄存器組9分別與復位脈沖Z周期測量電路
7、自適應速度測量電路8和微處理器電路6相連；所述的復位脈沖Z周期測量電路7和自適應速度測量電路8并行實現(xiàn)對電機轉速的測量。
所述的寄存器組9由寄存器910、寄存器920、寄存器930、寄存器940、寄存器950和寄存器960組成。所述的復位脈沖Z周期測量電路7由延遲電路710、時鐘分頻器720、計數器730和時間數字轉換器740組成；所述的經編碼器信號調理電路4的信號Z分別與延遲電路710的輸入端delay_in、計數器730的鎖存端latch和時間數字轉換器740的輸入端in相連，時鐘分頻器720的輸入端clk_in與晶振3的輸出端clock相連,時鐘分頻器720的輸出端clockl分別與計數器730的時鐘端clkl和時間數字轉換器740的使能端研相連，計數器730的復位端reset與延遲電路710的輸出端delay_out相連,計數器730的數據輸出端q[15. . O]與寄存器910的數據輸入端din [15. . O]連接，時間數字轉換器740的數據輸出端q[5. . O]與寄存器920的數據輸入端din[5. · O]相連。所述的自適應速度測量電路8由周期預估電路810、自適應周期閥門生成電路820、自適應周期測量電路830和求補電路840組成；所述的周期預估電路810由時鐘分頻 器811和計數器812組成；所述的自適應周期閥門生成電路820由譯碼電路821、計數器822、下降沿檢測電路823和上升沿檢測電路824組成；所述的自適應周期測量電路830由時鐘分頻器831、計數器832、時間數字轉換器833和時間數字轉換器834組成；時鐘分頻器811的輸入端clk_in和輸出端clock2分別與晶振3的輸出端clock和計數器812的時鐘端clk2相連，計數器822的溢出標志信號輸出端co分別與計數器812的使能端en_co、下降沿檢測電路823的輸入端n_in和上升沿檢測電路824的輸入端p_in相連，計數器812的數據輸出端q[7. . O]與譯碼電路821的數據輸入端din [7. . O]相連，譯碼電路821的數據輸出端dout[7. . O]分別與計數器822的預設值數據輸入端rin[7. . O]和求補電路840的數據輸入端cin [7. . O]相連，經編碼器信號調理電路4的信號A與計數器822的時鐘端clk_a相連，下降沿檢測電路823的輸出端n_out分別與計數器832的復位端reset和時間數字轉換器833的輸入端in相連,上升沿檢測電路824的輸出端p_out分別與計數器832的鎖存端latch和時間數字轉換器834的輸入端in相連，時鐘分頻器831的輸入端clk_in與晶振3的輸出端clock相連,時鐘分頻器831的輸出端clock3分別與計數器832的時鐘端clk3、時間數字轉換器833的使能端麗和時間數字轉換器834的使能端研相連，計數器832的數據輸出端q[15. . 0]與寄存器930的數據輸入端din [15. . 0]相連，時間數字轉換器833的數據輸出端q[5. . 0]與寄存器940的數據輸入端din [5. . 0]相連，時間數字轉換器834的數據輸出端q[5.. 0]與寄存器950的數據輸入端din [5. . 0]相連，求補電路840的數據輸出端cout [7.. 0]與寄存器960的數據輸入端din [7.. 0]相連。本發(fā)明的有益效果在于(I)該裝置中主要的高精度自適應轉速測量電路是在FPGA中用硬件描述語言VerilogHDL編程實現(xiàn)，這使得測量裝置的響應速度快，電路簡單，易于實現(xiàn)。(2)該裝置中的復位脈沖Z周期測量電路，是通過測量經編碼器信號調理電路的信號Z得到復位脈沖Z周期，進而得到電機轉速，因為復位脈沖Z不受編碼器本身存在的槽間距不均勻的機械制造誤差的影響，所以該電路能消除編碼器機械制造誤差對電機轉速測量精度造成的影響。(3)該裝置中的自適應速度測量電路，對經編碼器信號調理電路的信號A進行周期預估，然后根據預估周期，自適應改變速度測量周期內編碼器脈沖A的個數，并測量自適應速度測量周期，得到電機轉速，實現(xiàn)根據電機不同的轉速自適應改變測量周期，適應電機低轉速和中高轉速間的測量轉換，進而減少電機低轉速的測量響應時間，提高中高轉速的測量精度。(4)該裝置中在復位脈沖Z周期測量電路和自適應速度測量電路的自適應周期測量電路中使用時間數字轉換器，將時間測量精度提高到200ps，使得該裝置的檢測精度不受限于計數時鐘的時鐘頻率，在一定程度上提高電機轉速測量精度。


圖I是本發(fā)明的電機轉速測量裝置系統(tǒng)2是本發(fā)明的FPGA內部功能電路3是本發(fā)明的復位脈沖Z周期測量原理示意4(a)是本發(fā)明的時間數字轉換器結構示意4(b)是時間數字轉換器740的應用示意4(c)是時間數字轉換器833的應用示意4(d)是時間數字轉換器834的應用示意5是本發(fā)明的自適應速度測量原理示意圖I-電機，2-增量式光電編碼器，3-晶振，4-編碼器信號調理電路，5-FPGA芯片，6-微處理器電路，7-復位脈沖Z周期測量電路，8-自適應速度測量電路，9-寄存器組；710-延遲電路，720-時鐘分頻器，730-計數器，740-時間數字轉換器，810-周期預估電路，811-時鐘分頻器，812-計數器，820-自適應周期閥門生成電路，821-譯碼電路，822-計數器，823-下降沿檢測電路，824-上升沿檢測電路，830-自適應周期測量電路，831-時鐘分頻器，832-計數器，833-時間數字轉換器，834-時間數字轉換器，840-求補電路，910-寄存器，920-寄存器，930-寄存器，940-寄存器，950-寄存器，960-寄存器。
具體實施例方式下面結合附圖對本發(fā)明的具體實施作進一步的說明如圖I所示，一種用于電機轉速測量的高精度自適應裝置，適用于安裝有增量式光電編碼器的電機，至少包括電機I、增量式光電編碼器2、晶振3、編碼器信號調理電路4、FPGA芯片5和微處理器電路6，所述的電機I軸上安裝有增量式光電編碼器2，所述的增量式光電編碼器2生成的編碼器信號A、B、Z送入編碼器信號調理電路4，經編碼器信號調理電路4的信號A、Z與FPGA芯片5相連，所述的FPGA芯片5與晶振3、編碼器信號調理電路4和微處理器電路6相連。如圖2所示，所述的FPGA芯片5的內部電路至少包括復位脈沖Z周期測量電路
7、自適應速度測量電路8和寄存器組9，這些電路是由硬件描述語言Verilog HDL編程實現(xiàn)。所述的經編碼器信號調理電路4的信號Z與復位脈沖Z周期測量電路7相連，經編碼器信號調理電路4的信號A與自適應速度測量電路8相連；所述的晶振3分別與復位脈沖Z周期測量電路7、自適應速度測量電路8相連；所述的寄存器組9分別與復位脈沖Z周期測量電路7、自適應速度測量電路8和微處理器電路6相連；所述的復位脈沖Z周期測量電路7和自適應速度測量電路8并行實現(xiàn)對電機轉速的測量。所述的寄存器組9由寄存器910、寄存器920、寄存器930、寄存器940、寄存器950和寄存器960組成，用于鎖存來自復位脈沖Z周期測量電路7和自適應速度測量電路8的數據。所述的復位脈沖Z周期測量電路7由延遲電路710、時鐘分頻器720、計數器730和時間數字轉換器740組成，用于測量經編碼器信號調理電路4的信號Z獲取復位脈沖Z的粗周期和補償時間間隔，然后分別鎖存到寄存器910和寄存器920。復位脈沖Z周期測量電路7的內部連接關系是經編碼器信號調理電路4的信號 Z分別與延遲電路710的輸入端delay_in、計數器730的鎖存端latch和時間數字轉換器740的輸入端in相連,時鐘分頻器720的輸入端clk_in與晶振3的輸出端clock相連,時鐘分頻器720的輸出端clockl分別與計數器730的時鐘端clkl和時間數字轉換器740的使能端阮相連，計數器730的復位端reset與延遲電路710的輸出端delay_out相連,計數器730的數據輸出端q[15. . O]與寄存器910的數據輸入端din[15. . O]連接，時間數字轉換器740的數據輸出端q[5. . O]與寄存器920的數據輸入端din[5. . O]相連。所述的自適應速度測量電路8由周期預估電路810、自適應周期閥門生成電路820、自適應周期測量電路830和求補電路840組成，用于對經編碼器信號調理電路4的信號A進行自適應速度測量處理，獲取自適應速度測量周期的粗周期，開始時刻的補償時間間隔、結束時刻的補償時間間隔和自適應速度測量周期內編碼器脈沖A的脈沖個數，分別鎖存到寄存器930、寄存器940、寄存器950和寄存器960。所述的周期預估電路810由時鐘分頻器811和計數器812組成，用于預估編碼器脈沖A的周期；所述的自適應周期閥門生成電路820由譯碼電路821，計數器822，下降沿檢測電路823和上升沿檢測電路824組成，用于決定自適應速度測量周期的開始時刻與結束時刻；所述的自適應周期測量電路830由時鐘分頻器831、計數器832、時間數字轉換器833和時間數字轉換器834組成，用于測量自適應速度測量的周期，所述求補電路840用于獲取一個自適應速度測量周期內編碼器脈沖A的脈沖個數。自適應速度測量電路8的內部連接關系是時鐘分頻器811的輸入端clk_in和輸出端clock2分別與晶振3的輸出端clock和計數器812的時鐘端clk2相連，計數器822的溢出標志信號輸出端Co分別與計數器812的使能端en_co、下降沿檢測電路823的輸入端n_in和上升沿檢測電路824的輸入端p_in相連，計數器812的數據輸出端q[7. . O]與譯碼電路821的數據輸入端din [7.. O]相連，譯碼電路821的數據輸出端dout [7.. O]分別與計數器822的預設值數據輸入端rin [7. . O]和求補電路840的數據輸入端cin [7. . O]相連，經編碼器信號調理電路4的信號A與計數器822的時鐘端clk_a相連，下降沿檢測電路823的輸出端n_out分別與計數器832的復位端reset和時間數字轉換器833的輸入端in相連，上升沿檢測電路824的輸出端？_0機分別與計數器832的鎖存端latch和時間數字轉換器834的輸入端in相連,時鐘分頻器831的輸入端clk_in與晶振3的輸出端clock相連，時鐘分頻器831的輸出端clock3分別與計數器832的時鐘端clk3、時間數字轉換器833的使能端研和時間數字轉換器834的使能端兩相連，計數器832的數據輸出端q[15. . 0]與寄存器930的數據輸入端din [15. . O]相連，時間數字轉換器833的數據輸出端q [5. . O]與寄存器940的數據輸入端din[5. . O]相連，時間數字轉換器834的數據輸出端q[5. . O]與寄存器950的數據輸入端din [5. . O]相連，求補電路840的數據輸出端cout [7. . O]與寄存器960的數據輸入端din[7. · O]相連。如圖3所示，復位脈沖Z周期包括復位脈沖Z粗周期Tzs、當前復位脈沖Z周期的補償時間間隔Tzauxw和上一復位脈沖Z周期的補償時間間隔TzauxM)。計數器730的計數時鐘clockl的周期是Tztl，鎖存于寄存器910的計數器730的計數值是Nz，則復位脈沖Z粗周期的計算為Tzs = TzoXNz (I)式中，Tzs是復位脈沖Z粗周期，Tztl是計數時鐘clockl的周期，Nz是計數器730的計數值。如圖4(a)所示，一個與門和一個D觸發(fā)器構成一個延遲單元，時間數字轉換器(Time-to-Digital Converter TDC)由一個轉換器和63個延遲單元組成,用于測量所端輸入的信號的上升沿與in端輸入的信號的上升沿的時間間隔。測量原理是，當所為低電平時，所有D觸發(fā)器是開通的，輸出狀態(tài)和in的輸入狀態(tài)相同，當in由低電平跳到高電平時，此高電平開始從第一個D觸發(fā)器傳播，順序改變D觸發(fā)器輸出狀態(tài)(由O到I)，經過NX τΒ(每個D觸發(fā)器延遲時間為τΒ)時間后，前N個D觸發(fā)器輸出為高電平，其余的仍是低電平，當而由低電平跳到高電平時，順序關斷D觸發(fā)器，使D觸發(fā)器輸出狀態(tài)保持高電平，直到被復位(B3復位L1，B4復位L2等)，與門的延遲時間τ A小于D觸發(fā)器的延遲時間τ D，經過NX ( τ D- τ A)時間后，研的高電平，關斷D觸發(fā)器，阻止in的高電平傳播，此時63個D觸發(fā)器的狀態(tài)被轉換器轉換為6位二進制數，轉換器輸出端的數據q[5. . 0]表示而端輸入的信號的上升沿比in端輸入的信號的上升沿延遲的延遲單元個數，延遲單元的延遲時間τ為Td-τΑ，NX(td-ta)即是而端輸入的信號的上升沿與in端輸入的信號的上升沿的時間間隔，N是q[5. · 0]所表示的數值。如圖4(b)所示，時間數字轉換器740的兩端與clockl相連，in端與經編碼器信號調理電路4的信號Z相連，則鎖存于寄存器920的時間數字轉換器740的輸出數值Nzaw表示復位脈沖Z(j)上升沿后clockl的第一個上升沿滯后于復位脈沖Z(j)的上升沿的延遲單元個數，而時間數字轉換器740的延遲單元的延遲時間為h (此應用中h為200ps)，則第j周期，復位脈沖Ζω的補償時間間隔的計算為Tzaux(J) = Nza(J) X ! (2)式中，Tzaux(J)是第j周期復位脈沖Z的補償時間間隔，Nza(j)是延遲單元個數，是延遲單元的延遲時間，j = 1,2,.......結合公式⑴和公式⑵，復位脈沖Z周期的計算為Tz = Tzs+Tzaux (J^1)-Tzaux(J)= TzoX Nz+Nza(J_1) X ti_Nza(J) XI1 = TzoX Nz+(Nza(^1)-Nzafj) Xt1 (3)式中，Tz是復位脈沖Z周期，Tzs是復位脈沖Z的粗周期，Tzaux(^1)、Tzaux(J)分別是第 (j-ι)周期和第j周期內復位脈沖Z的補償時間間隔，j = 1,2,......；根據復位脈沖Z周期測量原理得到的電機轉速的計算為2ττ2ττ2「j / I , j、
ων7 =——=-=- I rad/sl (4)
τζ Tzs + Tzaux(H) — Tzaux(J、Tzo X Nz+ (Νζα^_^ - Nza(J)x tx式中，C^z是利用復位脈沖Z周期測量原理計算得到的電機轉速，Tzs是復位脈沖Z的粗周期，Tzaux^1), Tzaux(J)分別是第(j-ι)周期和第j周期內復位脈沖Z的補償時間間隔，j = 1,2,.......如圖5所示，自適應速度測量包括速度預估階段和速度測量階段。速度預估階段，計數器812以clock2為計數時鐘，在計數器822的溢出標志信號Co為高電平的時間內，測量脈沖A的周期，得到的計數值為Ne，譯碼電路821根據Ne自適應的改變計數器822的預設值隊，從而改變自適應速度測量周期。Ne數值大表示脈沖A周期 大，電機轉速慢，增大預設值隊來減少自適應速度測量周期內編碼器脈沖A的個數Np，從而減小自適應速度測量周期，反之，Ne數值小表示脈沖A周期小，電機轉速快，減小預設值隊來增加自適應速度測量周期內編碼器脈沖A的個數Np，從而增大自適應速度測量周期。速度測量階段，計數器822，以編碼器脈沖A為計數時鐘，從預設值隊開始加I計數，直到最大值(所有位都為1，此應用為8' hFF)。計數器822從N,計數到最大值(8' hFF)的時間內，溢出標志信號CO保持低電平，所保持的時間是一個自適應速度測量周期，CO經過下降沿檢測電路823生成自適應速度測量周期的開始時刻脈沖START，co經過上升沿檢測電路824生成自適應速度測量周期的結束時刻脈沖STOP。計數值達到最大值(8' hFF)時，溢出標志信號co為高電平，保持一個編碼器脈沖A周期，用于下一自適應速度測量周期的速度預估。一個自適應速度測量周期內編碼器脈沖A的脈沖個數的計算為Np = 8' hFF-Nr (5)式中，Np是一個自適應速度測量周期內編碼器脈沖A的脈沖個數，8' hFF是計數器822的最大值(所有位都為I)，Nr是計數器822的預設值；自適應速度測量周期包括自適應速度測量粗周期、開始時刻脈沖START的補償時間間隔和結束時刻脈沖STOP的補償時間間隔。計數器832的計數時鐘clock3的周期是Tt，鎖存于寄存器930的計數器832的計數值是隊，則自適應速度測量粗周期的計算為Tt = Nt X Tt (6)式中，Tt是自適應速度測量粗周期，Nt是計數器832的計數值，Tt是計數時鐘clock3的周期。如圖4(c)所示，時間數字轉換器833的而端與clock3相連，in端與開始時刻脈沖START相連，則鎖存于寄存器940的時間數字轉換器833的輸出數值Nta表示開始時刻脈沖START上升沿后clock3的第一個上升沿滯后于開始時刻脈沖START上升沿的延遲單元個數，而時間數字轉換器833的延遲單元的延遲時間為t2，則開始時刻脈沖START的補償時間間隔的計算為Tpaux(H) =NtaXt2 (7)式中，Tpaux_)是自適應速度測量周期開始時刻脈沖START的補償時間間隔，Nta是延遲單元個數，t2是延遲單元的延遲時間。如圖4(d)所示，時間數字轉換器834的研端與clock3相連，in端與結束時刻脈沖STOP相連，則鎖存于寄存器950的時間數字轉換器834輸出數值Ntb表示結束時刻脈沖STOP上升沿后clock3的第一個上升沿滯后于結束時刻脈沖STOP上升沿的延遲單元個數，而時間數字轉換器834的延遲單元的延遲時間為t2，則結束時刻脈沖STOP的補償時間間隔的計算為Tpaux ⑴=NtbXt2 (8)式中，Tpauxω自適應速度測量周期結束時刻脈沖STOP的補償時間間隔，Ntb是延遲單元個數，t2是延遲單元的延遲時間。 結合公式(6)、公式(7)和公式(8)，得出自適應速度測量周期的計算為Ts = TfTpaux(H)-Tzauxw = NtX Tt+NtaXt2-NtbXt2 = N1XTt+ (Nta-Ntb) Xt2 (9)式中，Ts是自適應速度測量周期，Tt是自適應速度測量的粗周期，Tpauj^1)是自適應速度測量周期開始時刻脈沖START的補償時間間隔，Tpaux(i)是自適應速度測量周期結束時刻脈沖STOP的補償時間間隔。根據自適應速度測量原理得到的電機轉速的計算為
權利要求
1.一種用于電機轉速測量的高精度自適應裝置，適用于安裝有增量式光電編碼器的電機，至少包括晶振(3)、編碼器信號調理電路(4)、FPGA芯片(5)和微處理器電路(6)，其特征在于，所述的FPGA芯片(5)至少包括復位脈沖Z周期測量電路(7)、自適應速度測量電路(8)和寄存器組(9)，這些電路是由硬件描述語言Verilog HDL編程實現(xiàn)； 所述的編碼器信號調理電路(4)的輸入端與增量式光電編碼器(2)的A，B，Z信號相連，經編碼器信號調理電路(4)的信號Z與復位脈沖Z周期測量電路(7)相連，經編碼器信號調理電路⑷的信號A與自適應速度測量電路⑶相連；所述的晶振(3)分別與復位脈沖Z周期測量電路(7)、自適應速度測量電路⑶相連；所述的寄存器組(9)分別與復位脈沖Z周期測量電路(7)、自適應速度測量電路(8)和微處理器電路(6)相連； 所述的復位脈沖Z周期測量電路(7)和自適應速度測量電路(8)并行實現(xiàn)對電機轉速的測量。
2.如權利要求I所述的用于電機轉速測量的高精度自適應裝置，其特征在于，所述的寄存器組(9)由寄存器(910)、寄存器(920)、寄存器(930)、寄存器(940)、寄存器(950)和寄存器(960)組成。
3.如權利要求I所述的用于電機轉速測量的高精度自適應裝置，其特征在于，所述的復位脈沖Z周期測量電路(7)由延遲電路(710)、時鐘分頻器(720)、計數器(730)和時間數字轉換器(740)組成； 經編碼器信號調理電路(4)的信號Z分別與延遲電路(710)的輸入端delay_in、計數器(730)的鎖存端latch和時間數字轉換器(740)的輸入端in相連，時鐘分頻器(720)的輸入端clk_in與晶振(3)的輸出端clock相連,時鐘分頻器(720)的輸出端clockl分別與計數器(730)的時鐘端clkl和時間數字轉換器(740)的使能端而相連，計數器(730)的復位端reset與延遲電路(710)的輸出端delay_out相連,計數器(730)的數據輸出端q[15. 0]與寄存器(910)的數據輸入端din[15. 0]連接，時間數字轉換器(740)的數據輸出端q[5. 0]與寄存器(920)的數據輸入端din[5. 0]相連。
4.如權利要求I所述的用于電機轉速測量的高精度自適應裝置，其特征在于，所述的自適應速度測量電路⑶由周期預估電路(810)、自適應周期閥門生成電路(820)、自適應周期測量電路(830)和求補電路(840)組成；所述的周期預估電路(810)由時鐘分頻器(811)和計數器(812)組成；所述的自適應周期閥門生成電路(820)由譯碼電路(821)、計數器(822)、下降沿檢測電路(823)和上升沿檢測電路(824)組成；所述的自適應周期測量電路(830)由時鐘分頻器(831)、計數器(832)、時間數字轉換器(833)和時間數字轉換器(834)組成； 時鐘分頻器(811)的輸入端clk_in和輸出端clock2分別與晶振(3)的輸出端clock和計數器(812)的時鐘端clk2相連，計數器(822)的溢出標志信號輸出端Co分別與計數器(812)的使能端en_co、下降沿檢測電路(823)的輸入端n_in和上升沿檢測電路(824)的輸入端口_化相連，計數器(812)的數據輸出端q[7..0]與譯碼電路(821)的數據輸入端din[7..0]相連，譯碼電路(821)的數據輸出端dout[7..0]分別與計數器(822)的預設值數據輸入端rin[7. . 0]和求補電路(840)的數據輸入端cin[7. . 0]相連，經編碼器信號調理電路(4)的信號A與計數器(822)的時鐘端clk_a相連，下降沿檢測電路(823)的輸出端n_out分別與計數器(832)的復位端reset和時間數字轉換器(833)的輸入端in相連,上升沿檢測電路(824)的輸出端？_0機分別與計數器(832)的鎖存端latch和時間數字轉換器(834)的輸入端in相連,時鐘分頻器(831)的輸入端clk_in與晶振(3)的輸出端clock相連，時鐘分頻器(831)的輸出端clock3分別與計數器(832)的時鐘端clk3、時間數字轉換器(833)的使能端研和時間數字轉換器(834)的使能端所相連，計數器(832)的數據輸出端q[15..0]與寄存器(930)的數據輸入端din[15..0]相連，時間數字轉換器(833)的 數據輸出端q[5. . 0]與寄存器(940)的數據輸入端din [5. . 0]相連，時間數字轉換器(834)的數據輸出端q[5..0]與寄存器(950)的數據輸入端din [5.. 0]相連，求補電路(840)的數據輸出端cout [7. 0]與寄存器(960)的數據輸入端din[7. 0]相連。
全文摘要
本發(fā)明公開了一種用于電機轉速測量的高精度自適應裝置，至少包括晶振、編碼器信號調理電路、FPGA芯片和微處理器電路；FPGA芯片至少包括復位脈沖Z周期測量電路、自適應速度測量電路和寄存器組。復位脈沖Z周期測量電路由延遲電路、時鐘分頻器、計數器和時間數字轉換器組成，實現(xiàn)高精度的電機轉速測量；自適應速度測量電路由周期預估電路、自適應周期閥門生成電路、自適應周期測量電路和求補電路組成，實現(xiàn)自適應的電機轉速測量。采用本發(fā)明能消除編碼器機械誤差對電機轉速測量精度造成的影響，使得轉速測量精度不受限于計數時鐘，而且能根據電機的不同轉速自適應改變測量周期，減少電機低轉速的測量響應時間，提高中高轉速的測量精度。
文檔編號G01D5/36GK102680726SQ201110057419
公開日2012年9月19日 申請日期2011年3月10日 優(yōu)先權日2011年3月10日
發(fā)明者封華, 潘海鴻, 陳琳, 黃海明, 黃炳瓊 申請人:廣西大學