專利名稱：移位寄存器的制作方法
技術領域：
本發(fā)明是有關于一種移位寄存器，且特別是有關于一種其中的各級移位寄存器電 路具有控制電路，用以提供控制信號對前一級移位寄存器電路進行補償控制的移位寄存
O
背景技術：
在科技發(fā)展日新月異的現今時代中，液晶顯示器已經廣泛地應用在電子顯示產品 上，如電視、計算機屏幕、筆記本型計算機、移動電話或個人數字助理等。液晶顯示器包括源 極驅動器(Source Driver)、柵極驅動器(GateDriver)及液晶顯示面板，其中液晶顯示面 板中具有像素陣列，而柵極驅動器用以依序開啟像素陣列中對應的像素列，以將數據驅動 器輸出的像素數據柵極至像素，進而顯示出欲顯示的圖像。現今的技術多以移位寄存器(Shift Register)來實現出可依序開啟像素陣列中 對應的像素列的柵極驅動器。由于柵極驅動器對液晶顯示器的顯示畫面質量影響甚巨，因 此如何設計出輸出信號失真輕微的移位寄存器，以提升柵極驅動器的效能與液晶顯示器的 顯示畫面質量乃業(yè)界所致力的方向之一。

發(fā)明內容
本發(fā)明是有關于一種移位寄存器，其中的各級移位寄存器電路包括控制電路，用 以提供控制信號對各級移位寄存器電路的前一級移位寄存器電路進行補償控制。如此，相 較于傳統(tǒng)移位寄存器，本發(fā)明相關的移位寄存器具有可有效地降低各級移位寄存器電路輸 出信號的負載及提升各級移位寄存器電路的輸出信號的信號失真的優(yōu)點。根據本發(fā)明提出一種移位寄存器包括多級移位寄存器電路，用以分別輸出多個移 位輸出信號，多級移位寄存器電路中的第m級移位寄存器電路包括第m級第一節(jié)點、第m級 移位寄存器單元及第m級控制電路。第m級第一節(jié)點上具有致能于第m個期間的第m級第 一控制信號。第m級移位寄存器單元受控于第m-1級移位寄存器電路提供的致能于第m-1 個期間的第m-1級輸出信號及第一時鐘信號，于第m個期間中提供致能的第m級輸出信號， 并受控于第m+1級移位寄存器電路提供的第m+1級第二控制信號，于第m+1個期間中提供 非致能的第m級輸出信號。第m級控制電路受控于第一時鐘信號，根據第m級第一控制信 號提供第m級第二控制信號輸出至第m-1級移位寄存器電路。其中m為大于1的自然數。根據本發(fā)明提出一種柵極驅動器(Gate Driver)，用以驅動顯示面板。柵極驅動器 包括移位寄存器，移位寄存器包括多級移位寄存器電路，用以分別輸出多個移位輸出信號， 多級移位寄存器電路中的第m級移位寄存器電路包括第m級第一節(jié)點、第m級移位寄存器 單元及第m級控制電路。第m級第一節(jié)點上具有致能于第m個期間的第m級第一控制信 號。第m級移位寄存器單元受控于第m-1級移位寄存器電路提供的致能于第m-1個期間的 第m-1級輸出信號及第一時鐘信號，于第m個期間中提供致能的第m級輸出信號，并受控于 第m+1級移位寄存器電路提供的第m+1級第二控制信號，于第m+1個期間中提供非致能的第m級輸出信號。第m級控制電路受控于第一時鐘信號，根據第m級第一控制信號提供第 m級第二控制信號輸出至第m-1級移位寄存器電路。其中m為大于1的自然數。為讓本發(fā)明的上述內容能更明顯易懂，下文特舉一較佳實施例，并配合所附圖式， 作詳細說明如下。


圖1繪示應用本發(fā)明第一實施例的移位寄存器的柵極驅動器的方塊圖。圖2繪示乃圖1的移位寄存器的相關信號時序圖。圖3繪示乃圖1的移位寄存器電路的詳細電路圖。圖4繪示乃圖3的移位寄存器電路的相關信號時序圖。圖5繪示乃圖1的移位寄存器電路的另一詳細電路圖。圖6繪示乃圖1的移位寄存器電路的再一詳細電路圖。圖7繪示乃圖1的移位寄存器電路的再一詳細電路圖。圖8繪示乃圖7的移位寄存器電路的相關信號時序圖。圖9A-9D繪示乃圖7的移位寄存器電路的信號仿真圖。圖10繪示應用本發(fā)明第二實施例的移位寄存器的柵極驅動器的方塊圖。圖11繪示乃圖10的移位寄存器的相關信號時序圖。圖12繪示乃圖10的移位寄存器電路的詳細電路圖。圖13繪示乃圖12的移位寄存器電路的相關信號時序圖。圖14繪示乃圖10的移位寄存器電路的另一詳細電路圖。圖15繪示乃圖10的移位寄存器電路的再一詳細電路圖。圖16繪示乃圖10的移位寄存器電路的再一詳細電路圖。圖17繪示應用本發(fā)明第二實施例的移位寄存器的柵極驅動器的另一方塊圖。圖18繪示乃圖17的移位寄存器的相關信號時序圖。圖19繪示乃圖17的移位寄存器電路的詳細電路圖。圖20繪示乃圖19的移位寄存器電路的相關信號時序圖。圖21繪示本發(fā)明上述實施例的柵極驅動器驅動的顯示面板的布局示意圖。圖22繪示本發(fā)明上述實施例的柵極驅動器驅動的顯示面板的另一布局示意圖。圖23繪示本發(fā)明上述實施例的柵極驅動器驅動的顯示面板的再一布局示意圖。[主要元件標號說明]1、2、3:柵極驅動器10、SH_o、SH_e、SH' _o、SH' _e 移位寄存器S_1-S_N、S_m、S_m ‘、S_m “、So_l_So_n、Se_l_Se_n、So ' _l_So ' _n、 Se' _1-Se' _n:移位寄存器電路CUUCUl'、CU2、CU2'、CU3:控制電路SUUSUl'、SU1〃、SU2、SU2'、SU2 〃、SU3 移位寄存器單元SUla、SUlb、SUlb'、SUlb 〃、SU2a、SU2b、SU2b ‘、SU2b 〃、SU3a、SU3b 驅動單元SUlc、SUlcU SU2c、SU2d、SU3c、SU3d 電平控制單元NT1、NT2:節(jié)點
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T1、T2、T3:晶體管22 奇數序柵極驅動單元24 偶數序柵極驅動單元100、200、300 顯示面板Cell、Ccl2 子像素行Drll-Drf 數據線Gal-Ga6 柵極線
具體實施例方式本實施例的移位寄存器中的各級移位寄存器電路包括控制電路，用以提供控制信 號對各級移位寄存器電路的前一級移位寄存器電路進行補償控制操作。第一實施例本實施例的移位寄存器被應用來實現柵極驅動器(Gate Driver)。請參照圖1及 圖2，圖1繪示應用本發(fā)明第一實施例的移位寄存器的柵極驅動器的方塊圖，圖2繪示乃圖 1的移位寄存器的相關信號時序圖。柵極驅動器1包括移位寄存器10，移位寄存器10用以
響應于起始信號STV，提供柵極信號G(I)、G(2)、G(3)、G(4).....G(N)來驅動顯示面板(未
繪示)的N列像素。其中N為大于1的自然數，在一個例子中，N為偶數。移位寄存器10包括移位寄存器電路S_1、S_2、S_3.....S_N。在一個例子中，移位
寄存器10中各級移位寄存器電路S_1-S_N具有相似的電路結構，接下來，是僅以移位寄存 器10中用以驅動顯示面板中的第m列像素的移位寄存器電路S_m的操作為例作說明，其中 m為小于或等于N的自然數。請參照圖3及圖4，圖3繪示乃圖1的移位寄存器電路的詳細電路圖，圖4繪示乃 圖3的移位寄存器電路的相關信號時序圖。移位寄存器電路S_m包括節(jié)點NT1、移位寄存器 單元SUl及控制電路⑶1。節(jié)點NTl上具有控制信號SCl (m)。移位寄存器單元SUl受控于 移位寄存器電路S_m-1提供的柵極信號G (m-1)及時鐘信號CLK，于期間TP_m中提供致能的 柵極信號G(m)。移位寄存器單元SUl還受控于移位寄存器電路S_m+1 (即是用以提供柵極 信號G(m+1)的移位寄存器電路)提供的控制信號CB(m+l)，于期間TP_m+l中提供非致能的 柵極信號G (m)。在一個例子中，移位寄存器單元SUl包括驅動單元SUla及SUlb與電平控 制單元SUlc及SUld。電平控制單元SUlc用以提供時鐘信號CLK作為柵極信號G(m)。驅 動單元SUla與電平控制單元SUlc的輸入端耦接于節(jié)點NTl。驅動單元SUla響應于柵極信 號G (m-1)的前緣(FrontEdge)，于期間TP_m-l及TP_m中提供致能的控制信號SCl (m)以導 通電平控制單元SUlc提供時鐘信號CLK作為柵極信號G(m)。于期間TP_m中，驅動單元SUla應用電容的電荷耦合效應(Coupling)驅動控制信 號SCl (m)具有高于系統(tǒng)高電壓信號VDD的電平，以驅動電平控制單元SUlc根據電平接近 系統(tǒng)高電壓信號VDD的時鐘信號CLK產生電平實質上等于系統(tǒng)高電壓信號VDD的柵極信號 G (m)。舉例來說，此時控制信號SCl (m)的電平等于VDD-Vthl+Δ V，其中差值電壓AV滿足AV = gs (VDD — VSS)其中Cgs為電平控制單元SUlc中的晶體管的內部寄生電容，而Cpl為節(jié)點NTl看到的等效電容。驅動單元SUla還受控于移位寄存器電路S_m+1提供的控制信號CB (m+1)，于期間 TP_m+l提供非致能的控制信號SCl (m)以關閉電平控制單元SUlc。電平控制單元SUld用以提供參考電壓信號VSS作為柵極信號G (m)。舉例來說， 參考電壓信號VSS為低電壓電平。驅動單元SUlb響應于控制信號SCl (m)的前緣，于期間 TP_m-l及TP_m中提供非致能的控制信號SC2(m)以非致能電平控制單元SUld。驅動單元 SUlb還響應于控制信號SCl (m)的后緣(Rear Edge)，于期間TP_m+l中提供致能的控制信 號SC2 (m)，以致能電平控制單元SUld，并使柵極信號G (m)的電平等于參考電壓信號VSS的 電平?？刂齐娐稢Ul受控于時鐘信號CLK，根據控制信號SCl (m)提供控制信號CB (m)輸 出至移位寄存器電路S_m-1。舉例來說，控制電路OTl包括節(jié)點NT2、晶體管Tl及T2，節(jié)點 NT2具有控制信號CB (m)。在一個例子中，晶體管Tl及T2例如為N型金屬氧化物半導體(N-typeMetal Oxide Semiconductor, NMOS晶體管。晶體管Tl的漏極(Drain)耦接至節(jié)點NT1，源極(Source) 耦接至節(jié)點NT2，柵極(Gate)接收時鐘信號CLK。晶體管T2的漏極耦接至節(jié)點NT2，源極接 收參考電壓信號VSS，柵極接收時鐘信號CLKB。其中時鐘信號CLK及CLKB例如為彼此反相 (Inversed)。更詳細地說，在期間TP_m-l及TP_m+l中，時鐘信號CLKB及CLK分別等于高電壓 信號VDD及參考電壓信號VSS。此時，晶體管T2為導通而晶體管Tl為關閉，如此，使得控制 信號CB(m)等于參考電壓信號VSS。在期間TP_m中，時鐘信號CLK及CLKB分別等于高電壓信號VDD及參考電壓VSS。 此時，晶體管Tl為導通而晶體管T2為關閉，如此，晶體管Tl提供電平等于VDD-Vthl+Δ V 的控制信號SCl (m)作為控制信號CB(m)輸出。在本實施例中，雖僅以控制電路CUl包括節(jié)點NT2及晶體管Tl與T2的情形為例 作說明，然，本實施例的控制電路CUl并不局限于此。在另一個例子中，控制電路cur還包 括晶體管T3，如圖5所示。于期間TP_m-l中，晶體管T3導通，以提升控制信號SCl (m)具有 電平VDD-Vth。于期間TP_m中，晶體管T3為關閉。于期間TP_m+l中，晶體管T3為導通，以 協(xié)助驅動單元SUla將控制信號SCl (m)拉低至參考電壓信號VSS的電平。在本實施例中，雖僅以移位寄存器電路S_m具有如圖3所示的電路的情形為例作 說明，然，本實施例的移位寄存器電路S_m并不局限于此。在其它例子中，其它形式的移位 寄存器單元亦可搭配本實施例的控制電路CUl來達到實質上相近的移位信號輸出操作。在一個例子中，本實施例的移位寄存器電路S_m亦可具有如圖6所示的電路。在 這個例子中，驅動單元SUlb’是選用另一種輸出緩沖器結構，其仍用以響應于控制信號 SCl (m)提供與控制信號SCl (m)實質上互為反相的控制信號SC2 (m)。在另一個例子中，本實施例的移位寄存器電路S_m亦可具有如圖7所示的電路。 在這個例子中，驅動單元SUlb”是選用另一種控制電路的結構，此時移位寄存器電路S_m’” 的相關信號時序圖如圖8所示。驅動單元SUlb”包括電容C2及晶體管TC。晶體管TC在 期間TP_m-l及TP_m-2中受控于具有高電壓電平的控制信號SCl (m)導通，以控制控制信號 SC2’ (m)實質上等于參考電壓信號VSS。
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而在期間TP_m-l及TP_m_2以外的期間，晶體管TC持續(xù)地為關閉，而控制信號 SC2’ (m)的電平隨著電容C2接收的時鐘信號CLK而切換于高電壓信號VDD與參考電壓信 號VSS之間。在分辨率為QVGA，而電阻電容負載值為15千歐姆(ΚΩ)及37奈法拉(pF)的模擬 條件下對圖7的移位寄存器電路S_m’ ”進行仿真，得到的控制信號SCl (m)、SC2’ (m)、柵極 信號G(m)與控制信號CB(m+l)的結果分別如圖9A、圖9B、圖9C及圖9D所示。如此，可知 本實施例的移位寄存器電路S_m’ ”可有效地響應于控制信號CB(m+l)，在期間TP_m+l將柵 極信號G(m)拉低至參考電壓信號VSS的電平，而控制信號CB(m+1)的電平實質上接近柵極 信號G(m)的電平(即是接近高電壓信號VDD)。第二實施例本實施例的移位寄存器被應用來實現雙邊柵極驅動器(Scan Driver)中的奇數 序柵極驅動單元及偶數序柵極驅動單元。請參照圖10及圖11，圖10繪示應用本發(fā)明第 二實施例的移位寄存器的柵極驅動器的方塊圖，圖11繪示乃圖10的移位寄存器的相關信 號時序圖。與第一實施例的柵極驅動器1不同地，本實施例的柵極驅動器2包括奇數序柵 極驅動單元22及偶數序柵極驅動單元24，其分別響應于起始信號STV_o來提供柵極信號
G’ (I)-G' (N)中的奇數序柵極信號G’(1)、G’(3)、G’ (5).....G’ (N-I)及響應于起始信
號STV_e來提供柵極信號G’ (I)-G' (N)中的偶數序柵極信號G’(2)、G’(4)、G’ (6).....
G，(N)。舉例來說，柵極信號G’ (I)-G' (N)為包括預先充電(Pre-charge)功能的柵極信 號，各柵極信號G’ (I)-G' (N)的致能期間包括預先充電期間及數據寫入期間。就柵極信號 G’ (2)而言，其的致能期間T_2包括預先充電期間T2p及數據寫入期間T2d中。其中預先 充電期間T2p對應至柵極信號G’ (1)的數據寫入期間，數據寫入期間T2d對應至柵極信號 G’ (3)的預先充電期間。在預先充電期間T2p(即是柵極信號G’ (1)的數據寫入期間)中，數據驅動器 (Data Driver)(未繪示)提供對應至顯示面板的第1列像素的像素數據，此些對應至第1 列像素的像素數據被寫入第1列像素使其顯示對應的圖像畫面。而此些對應至第1列像素 的像素數據亦被寫入第2列像素，以對第2列像素進行數據預先充電操作。在數據寫入期間T2d(即是柵極信號G’(3)的預先充電期間)中，數據驅動器提供 對應至第2列像素的像素數據，此些像素數據被寫入第2列像素使其顯示對應的圖像畫面。 而此些對應至第2列像素的像素數據亦被寫入第3列像素，以對第3列像素進行數據預先 充電操作。本實施例的奇數序及偶數序柵極驅動單元22及24分別由移位寄存器SH_o及 SH_e來實現，其中移位寄存器SH_o及SH_e分別包括η級移位寄存器電路So_l、So_2、 So_3、. . .、30_11及11級移位寄存器電路56_1、56_2、56_3、. . .、Se_n，η 例如等于 Ν/2。在一 個例子中，移位寄存器SH_o與SH_e中各級移位寄存器電路具有相似的電路結構，接下來， 是僅以用以驅動顯示面板中的第M列像素的移位寄存器SH_o中的第m級移位寄存器電路 So_m的操作為例作說明，其中m為小于或等于η的自然數，M為小于或等于N的自然數。請參照圖12及圖13，圖12繪示乃圖10的移位寄存器電路的詳細電路圖，圖13 繪示乃圖12的移位寄存器電路的相關信號時序圖。移位寄存器電路S0_m包括節(jié)點ΝΤ1、移位寄存器單元SU2及控制電路CU2。本實施例的移位寄存器單元SU2包括驅動單元SU2a 及SU2b與電平控制單元SU2c及SU2d，其分別與移位寄存器單元SUl中的驅動單元SUla及 SUlb與電平控制單元SUlc及SUld具有相近的電路結構，于此，不再對其進行贅述。本實施例的移位寄存器SU2與移位寄存器SUl不同之處在于移位寄存器SU2受控 于第m-1級移位寄存器電路S0_m-1 (即是用以提供柵極信號G’ (M-2)的移位寄存器電路) 提供的第M-2級柵極信號G’ (M-2)及時鐘信號CLK_o于期間TP_M中提供致能的柵極信號 G’(M)，并受控于第m+1級移位寄存器電路So_m+l (即是用以提供柵極信號G’ (M+2)的移 位寄存器電路)提供的控制信號CB(M+2)于期間TP_M+1中提供非致能的柵極信號G’ (M)?？刂齐娐稢U2受控于時鐘信號CLK_o，根據控制信號SCl (M)提供控制信號CB (M) 輸出至第m-1級移位寄存器電路So_m-l。舉例來說，控制電路CU2與第一實施例的控制電 路CUl具有相近的電路，于此，并不再對其進行贅述。相似于第一實施例，本實施例的移位寄存器電路S0_m亦可作若干電路上的調整， 如圖14、圖15及圖16所示。在本實施例中，雖僅以柵極信號G’ (l)-G' (N)具有預先充電(Pre-charge)功能 的情形為例作說明，然，本實施例的移位寄存器2并不局限于產生具有預先充電功能的柵 極信號G’ (I)-G' (N)。在另一個例子中，應用本實施例的移位寄存器的柵極驅動器2亦可 產生一般不具預先充電功能的柵極信號G” (I)-G" (N)，如圖17、圖18、圖19及圖20所示。 如此可知，本實施例移位寄存器亦可應用在雙邊柵極驅動器3中，并提供不具有預先充電 功能的柵極信號G” (I)-G" (N)。本發(fā)明上述實施例的移位寄存器中各級移位寄存器電路包括控制電路，用以提供 控制信號對各級移位寄存器電路的前一級移位寄存器電路進行補償控制。如此，相較于傳 統(tǒng)移位寄存器，本發(fā)明相關的移位寄存器具有可有效地降低各級移位寄存器電路輸出信號 的負載及提升各級移位寄存器電路的輸出信號的信號失真的優(yōu)點。應用本發(fā)明上述實施例的移位寄存器的柵極驅動器可用以各種不同布局方式的 顯示面板進行驅動。請參照圖21，其繪示本發(fā)明上述實施例的柵極驅動器驅動的顯示面板的布局示 意圖。在一個例子中，顯示面板100中各條數據線Drl、Dr2及Dr3對應至兩個子像素行 (Column)，并對其進行像素數據的寫入操作。舉例來說，數據線Drl對應至子像素行Cell 及Ccl2，其中子像素行Cell中的各個子像素是受控于奇數序柵極線Gal、Ga3及Ga5上的 柵極信號而至能，而像素行Ccl2中的各個子像素是受控于偶數序柵極線Ga2、Ga4及Ga6上 的柵極信號而致能。換言之，在對應至相同像素陣列大小的情形下，應用雙柵極布局的顯示 面板所需的數據線的數量(即是數據驅動器的輸出通道數量)僅為傳統(tǒng)顯示面板所序的數 據線的數量的一半，如此，數據驅動器與顯示器的成本可對應地降低。請參照圖22，其繪示本發(fā)明上述實施例的柵極驅動器驅動的顯示面板的另一布局 示意圖。圖22所示的顯示面板200與圖21所示的顯示面板100不同之處在于圖22所示 的例子還應用像素作錯置(Delta)的布局，使得兩相鄰子像素列中的各子像素是偏差1.5 個子像素的位置。請參照圖23，其繪示本發(fā)明上述實施例的柵極驅動器驅動的顯示面板的再一布局 示意圖。圖23所示的顯示面板300與圖21所示的顯示面板100不同之處在于圖23的例子中是應用像素轉置(Triple-gate)布局，其中各像素中的三個子像素是沿著數據線的方 向依序排列(而非沿著柵極線的方向進行排列)。如此，在對應至相同像素陣列大小的情形 下，應用雙柵極及像素轉置布局的顯示面板所需的數據線的數量(即是數據驅動器的輸出 信道數量)僅為傳統(tǒng)顯示面板所序的數據線的數量的六分之一。這樣一來，顯示器的數據 驅動器的輸出信道數量可降低為六分之一，如此，數據驅動器與顯示器的成本可對應地降 低。 綜上所述，雖然本發(fā)明已以一較佳實施例揭露如上，然其并非用以限定本發(fā)明。本 發(fā)明所屬技術領域中具有通常知識者，在不脫離本發(fā)明的精神和范圍內，當可作各種的更 動與潤飾。因此，本發(fā)明的保護范圍當視所附的權利要求范圍所界定者為準。
權利要求
一種移位寄存器包括多級移位寄存器電路，用以分別輸出多個移位輸出信號，該多級移位寄存器電路中的第m級移位寄存器電路包括第m級第一節(jié)點，該第m級第一節(jié)點上具有致能于第m個期間的第m級第一控制信號；第m級移位寄存器單元，受控于第m 1級移位寄存器電路提供的致能于第m 1個期間的第m 1級輸出信號及第一時鐘信號，于該第m個期間中提供致能的第m級輸出信號，該第m級移位寄存器單元還受控于第m+1級移位寄存器電路提供的第m+1級第二控制信號，于第m+1個期間中提供非致能的該第m級輸出信號；以及第m級控制電路，受控于該第一時鐘信號，根據該第m級第一控制信號提供第m級第二控制信號輸出至該第m 1級移位寄存器電路；其中m為大于1的自然數。
2.根據權利要求1所述的移位寄存器，其中該第m級控制電路包括 第二節(jié)點，該第二節(jié)點上具有該第m級第二控制信號；第一晶體管，第一輸入端耦接至該第m級第一節(jié)點，第二輸入端耦接至該第二節(jié)點，控 制端接收該第一時鐘信號；及第二晶體管，第一輸入端耦接至該第二節(jié)點，第二輸入端接收參考電壓信號，控制端接 收第二時鐘信號。
3.根據權利要求2所述的移位寄存器，其中該第m級控制電路還包括第三晶體管，第一輸入端接收該第m-Ι級輸出信號，第二輸入端耦接至該第m級第一節(jié) 點，控制端接收該第二時鐘信號。
4.根據權利要求3所述的移位寄存器，其中該第一及該第二時鐘信號彼此反相。
5.根據權利要求1所述的移位寄存器，其中該第m+1級移位寄存器電路包括第m+1級第一節(jié)點，該第m+1級第一節(jié)點上具有致能于該第m+1個期間的第m+1級第 一控制信號；第m+1級移位寄存器單元，受控于該第m級移位寄存器電路提供的該第m級輸出信號 及第二時鐘信號，于該第m+1個期間中提供致能的第m+1級輸出信號，該第m+1級移位寄存 器單元還受控于第m+2級移位寄存器電路提供的第m+2級第二控制信號，于第m+2個期間 中提供非致能的該第m+1級輸出信號；及第m+1級控制電路，受控于該第二時鐘信號，根據該第m+1級第一控制信號提供該第 m+1級第二控制信號輸出至該第m級移位寄存器電路。
6.根據權利要求5所述的移位寄存器，其中該第一及該第二時鐘信號彼此反相。
7.根據權利要求1所述的移位寄存器，其中該第m-Ι級移位寄存器電路包括第m-Ι級第一節(jié)點，該第m-1級第一節(jié)點上具有致能于該第m-1個期間的第m_l級第 一控制信號；第m-Ι級移位寄存器單元，受控于該第m-2級移位寄存器電路提供的該第m-2級輸出 信號及第二時鐘信號，于該第m-Ι個期間中提供致能的第m-Ι級輸出信號，該第m-Ι級移位 寄存器單元還受控于該第m級移位寄存器電路提供的該第m級第二控制信號，于該第m個 期間中提供非致能的該第m-Ι級輸出信號；及第m-Ι級控制電路，受控于該第二時鐘信號，根據該第m-1級第一控制信號提供該第 m-Ι級第二控制信號輸出至該第m-2級移位寄存器電路。
8.根據權利要求7所述的移位寄存器，其中該第一及該第二時鐘信號彼此反相。
9.根據權利要求1所述的移位寄存器，其中該第m級移位寄存器單元包括 第一電平控制單元，用以提供該第一時鐘信號作為該第m級輸出信號；第一驅動單元，與該第一電平控制單元的輸入端耦接于該第m級第一節(jié)點，該第一驅 動單元用以響應于該第m-1級輸出信號的前緣于該第m個及該第m+1個期間中導通該第一 電平控制單元，并根據該第m+1級第二控制信號于該第m+2個期間關閉該第一電平控制單 元；第二電平控制單元，用以提供參考電壓信號作為該第m級輸出信號；及 第二驅動單元，響應于該第m級第一控制信號的前緣于該第m-1個及該第m個期間中 非致能該第二電平控制單元，并響應于該第m級第一控制信號的后緣導通該第二電平控制 單元。
10.根據權利要求1所述的移位寄存器，其中該N個移位寄存器電路提供的該N個移位 輸出信號用以作為驅動顯示面板的奇數序柵極信號，該第m-1級、該第m級與該第m+1級輸 出信號分別對應驅動該顯示面板中的第j列、第j+2列及第j+4列像素，其中j為奇數。
11.根據權利要求1所述的移位寄存器，其中該N個移位寄存器電路提供的該N個移位 輸出信號用以作為驅動顯示面板的偶數序柵極信號，該第m-1級、該第m級與該第m+1級輸 出信號分別對應驅動該顯示面板中的第i列、第i+2列及第i+4列像素，其中i為偶數。
12.根據權利要求1所述的移位寄存器，其中該N個移位寄存器電路提供的該N個移位 輸出信號用以作為驅動顯示面板的柵極信號，該第m-1級、該第m級與該第m+1級輸出信號 分別對應驅動該顯示面板中的第k列、第k+Ι列及第k+2列像素，其中k為奇數。
13.一種柵極驅動器，用以驅動顯示面板，該柵極驅動器包括移位寄存器，包括多級移位寄存器電路，用以分別輸出多個移位輸出信號，該些級移位 寄存器電路中的第m級移位寄存器電路包括第m級第一節(jié)點，該第m級第一節(jié)點上具有致能于第m個期間的第m級第一控制信號； 第m級移位寄存器單元，受控于第m-1級移位寄存器電路提供的致能于第m-1個期間 的第m-1級輸出信號及第一時鐘信號，于該第m個期間中提供致能的第m級輸出信號，該第 m級移位寄存器單元還受控于第m+1級移位寄存器電路提供的第m+1級第二控制信號，于第 m+1個期間中提供非致能的該第m級輸出信號；以及第m級控制電路，受控于該第一時鐘信號，根據該第m級第一控制信號提供第m級第二 控制信號輸出至該第m-Ι級移位寄存器電路； 其中m為大于1的自然數。
14.根據權利要求13所述的柵極驅動器，其中該第m級控制電路包括 第二節(jié)點，該第二節(jié)點上具有該第m級第二控制信號；第一晶體管，第一輸入端耦接至該第m級第一節(jié)點，第二輸入端耦接至該第二節(jié)點，控 制端接收該第一時鐘信號；及第二晶體管，第一輸入端耦接至該第二節(jié)點，第二輸入端接收參考電壓信號，控制端接 收第二時鐘信號。
15.根據權利要求14所述的柵極驅動器，其中該第m級控制電路還包括第三晶體管，第一輸入端接收該第m-Ι級輸出信號，第二輸入端耦接至該第m級第一節(jié)點，控制端接收該第二時鐘信號。
16.根據權利要求15所述的柵極驅動器，其中該第一及該第二時鐘信號彼此反相。
17.根據權利要求13所述的柵極驅動器，其中該顯示面板為應用雙柵極布局的顯示面板。
18.根據權利要求13所述的柵極驅動器，其中該顯示面板為應用像素轉置布局的顯示 面板。
19.根據權利要求13所述的柵極驅動器，其中該顯示面板為應用像素錯置布局的顯示 面板。
全文摘要
一種移位寄存器包括多級移位寄存器電路，用以分別輸出多個移位輸出信號，多級移位寄存器電路中的第m級移位寄存器電路包括節(jié)點、移位寄存器單元及控制電路。節(jié)點上具有致能于第m個期間的第一控制信號。移位寄存器單元受控于第m-1級移位寄存器電路提供的第m-1級輸出信號及時鐘信號，于第m個期間中提供致能的第m級輸出信號，并受控于第m+1級移位寄存器電路提供的第m+1級第二控制信號，于第m+1個期間中提供非致能的第m級輸出信號?？刂齐娐肥芸赜跁r鐘信號，根據第m級第一控制信號提供第m級第二控制信號輸出至第m-1級移位寄存器電路。其中m為大于1的自然數。
文檔編號G09G3/36GK101908381SQ200910143980
公開日2010年12月8日 申請日期2009年6月4日 優(yōu)先權日2009年6月4日
發(fā)明者王文俊, 蘇國彰, 詹建廷, 韓西容 申請人:勝華科技股份有限公司