專利名稱：一種板間串行通信系統(tǒng)及方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種板間串行通信系統(tǒng)及方法，特別涉及一種無需隨路時鐘的板間串行通信系統(tǒng)及方法。
背景技術(shù)：
目前大多數(shù)大型通信設(shè)備(如傳送網(wǎng)設(shè)備、無線基站設(shè)備、核心網(wǎng)設(shè)備、電力系統(tǒng)控制設(shè)備等)均包含了不同功能的主板、業(yè)務(wù)板、調(diào)度板等，各單板間通過背板走線進(jìn)行數(shù)據(jù)通信。在某些場景下，需要單板之間進(jìn)行速率較快的數(shù)據(jù)通信，用以傳送配置或者其他數(shù)據(jù)以及控制信息。具體地，例如在傳送網(wǎng)設(shè)備里，主板FPGA和業(yè)務(wù)板FPGA之間需要進(jìn)行DCN數(shù)據(jù)通信?，F(xiàn)有技術(shù)中，有的采用以太網(wǎng)通信方式，有的采用SPI總線方式，使用較多的是采用直接的隨路時鐘串行通信方式。這幾種方式中，以太網(wǎng)通信方式需要較多的背板走線，提升了對背板布線的壓力；SPI通信效率不夠；而直接隨路時鐘串行通信方式對時序要求高，尤其當(dāng)業(yè)務(wù)單板在不同槽位時，時序會發(fā)生很大變化，設(shè)計時通信可靠性難以保障，可靠性測試時需要遍歷各種形態(tài)子架和各槽位，給設(shè)計帶來復(fù)雜度。另外地，當(dāng)源端存在主備板時，接收端可能需要選擇隨路時鐘，進(jìn)而引入門控時鐘，進(jìn)一步降低了系統(tǒng)可靠性。故有必要設(shè)計一款板間串行通信系統(tǒng)及方法來解決上述缺陷。

發(fā)明內(nèi)容
本發(fā)明提出一種板間串行通信系統(tǒng)及方法，解決了現(xiàn)有技術(shù)中通信可靠性不高，設(shè)計復(fù)雜的缺陷；本發(fā)明設(shè)計簡單，通信可靠性高，且通信效率高。本發(fā)明的技術(shù)方案是這樣實現(xiàn)的:一種板間串行通信系統(tǒng)，其包括發(fā)送模塊和接收模塊，所述發(fā)送模塊與所述接收模塊信號連接；所述發(fā)送模塊包括發(fā)送數(shù)據(jù)緩沖模塊和發(fā)送數(shù)據(jù)編碼模塊，所述發(fā)送數(shù)據(jù)緩沖模塊與所述發(fā)送數(shù)據(jù)編碼模塊信號連接；所述接收模塊包括接收數(shù)據(jù)動態(tài)采樣模塊、接收數(shù)據(jù)解碼模塊和接收數(shù)據(jù)緩沖模塊，所述接收數(shù)據(jù)動態(tài)采樣模塊與所述接收數(shù)據(jù)解碼模塊信號連接，所述接收數(shù)據(jù)解碼模塊與所述接收數(shù)據(jù)緩沖模塊信號連接；所述發(fā)送數(shù)據(jù)緩沖模塊用于緩存發(fā)送數(shù)據(jù)，其包括緩存隊列模塊與發(fā)送控制狀態(tài)機(jī)，所述發(fā)送控制狀態(tài)機(jī)用于控制發(fā)送數(shù)據(jù)和同步標(biāo)志字段；所述發(fā)送數(shù)據(jù)編碼模塊用于對數(shù)據(jù)進(jìn)行編碼和循環(huán)冗余校驗碼CRC校驗，并發(fā)送出串行數(shù)據(jù)；所述接收數(shù)據(jù)動態(tài)采樣模塊用于對接收的串行數(shù)據(jù)進(jìn)行采樣，并根據(jù)所述同步標(biāo)志字段對采樣相位進(jìn)行動態(tài)同步；所述接收數(shù)據(jù)解碼模塊用于對接收數(shù)據(jù)進(jìn)行解碼，并進(jìn)行CRC校驗；所述接收數(shù)據(jù)緩沖模塊用于緩存接收數(shù)據(jù)，數(shù)據(jù)緩存于接收隊列后即使用。進(jìn)一步，所述發(fā)送數(shù)據(jù)編碼模塊與所述接收數(shù)據(jù)動態(tài)采樣模塊信號連接。進(jìn)一步，所述發(fā)送數(shù)據(jù)編碼模塊采用高級數(shù)據(jù)鏈路控制HDLC編碼。
進(jìn)一步，所述接收數(shù)據(jù)動態(tài)采樣模塊包括四倍采樣模塊、匹配搜索模塊和相位選擇模塊，所述四倍采樣模塊與所述匹配搜索模塊信號連接，所述匹配搜索模塊與所述相位選擇模塊信號連接。進(jìn)一步，所述四倍采樣模塊與所述發(fā)送數(shù)據(jù)編碼模塊信號連接。一種板間串行通信方法，其包括如下步驟:(I)通過發(fā)送數(shù)據(jù)緩沖模塊將數(shù)據(jù)傳輸至發(fā)送數(shù)據(jù)編碼模塊；(2)通過所述發(fā)送數(shù)據(jù)編碼模塊對數(shù)據(jù)進(jìn)行處理，對數(shù)據(jù)進(jìn)行編碼，同時加上CRC校驗，將其轉(zhuǎn)成串行數(shù)據(jù)；(3)通過接收數(shù)據(jù)動態(tài)采樣模塊接收所述發(fā)送數(shù)據(jù)編碼模塊編碼的串行數(shù)據(jù)，將其傳輸至接收數(shù)據(jù)解碼模塊；(4)接收數(shù)據(jù)動態(tài)采樣模塊接收上述串行數(shù)據(jù)，并對其進(jìn)行采樣，根據(jù)同步標(biāo)志字段對采樣相位進(jìn)行動態(tài)同步；(5)通過接收數(shù)據(jù)解碼模塊對接收的串行數(shù)據(jù)進(jìn)行解碼，并進(jìn)行CRC校驗；(6)通過接收數(shù)據(jù)緩沖模塊緩存接收數(shù)據(jù)，數(shù)據(jù)緩存于接收隊列供后級使用。進(jìn)一步，系統(tǒng)板間通過單根數(shù)據(jù)線完成串行數(shù)據(jù)通信。進(jìn)一步，所述發(fā)送數(shù)據(jù)編碼模塊采用高級數(shù)據(jù)鏈路控制HDLC編碼。進(jìn)一步，所述HDLC編碼在幀長達(dá)到最大后強(qiáng)制發(fā)送同步標(biāo)志字段。本發(fā)明提供一種通信設(shè)備板間無需隨路時鐘的串行數(shù)據(jù)通信方法，能夠在很小的編碼開銷下，可靠地用一根數(shù)據(jù)線實現(xiàn)數(shù)據(jù)傳輸。此方法的優(yōu)點在于:I)通信速率高。在4倍串行數(shù)據(jù)發(fā)送頻率的時鐘能被FPGA處理的情況下，串行數(shù)據(jù)速率可達(dá)50Mbps以上。2)物理走線減少。進(jìn)行數(shù)據(jù)通信的單板間只需要一根數(shù)據(jù)線即可完成數(shù)據(jù)傳輸。這樣可以極大地減輕背板走線壓力，同時還可以節(jié)省FPGA管腳資源，減輕單板布線壓力。3)無時序壓力。如上所描述的方法在接收端FPGA對接收數(shù)據(jù)沒有任何相位要求，這樣單板在不同槽位的時序差別對系統(tǒng)穩(wěn)定性無影響，更無需大量槽位遍歷測試。


為了更清楚地說明本發(fā)明實施例或現(xiàn)有技術(shù)中的技術(shù)方案，下面將對實施例或現(xiàn)有技術(shù)描述中所需要使用的附圖作簡單地介紹，顯而易見地，下面描述中的附圖僅僅是本發(fā)明的一些實施例，對于本領(lǐng)域普通技術(shù)人員來講，在不付出創(chuàng)造性勞動的前提下，還可以根據(jù)這些附圖獲得其他的附圖。圖1為本發(fā)明板間串行通信系統(tǒng)的結(jié)構(gòu)示意圖；圖2為本發(fā)明接收動態(tài)采樣模塊的結(jié)構(gòu)示意圖；圖3為本發(fā)明發(fā)送控制狀態(tài)機(jī)的狀態(tài)轉(zhuǎn)移示意圖；圖4為本發(fā)明接收動態(tài)采樣模塊的采樣示意圖。
具體實施例方式下面將結(jié)合本發(fā)明實施例中的附圖，對本發(fā)明實施例中的技術(shù)方案進(jìn)行清楚、完整地描述，顯然，所描述的實施例僅僅是本發(fā)明一部分實施例，而不是全部的實施例?；诒景l(fā)明中的實施例，本領(lǐng)域普通技術(shù)人員在沒有做出創(chuàng)造性勞動前提下所獲得的所有其他實施例，都屬于本發(fā)明保護(hù)的范圍。參照圖1至圖4，一種板間串行通信系統(tǒng)1，其包括發(fā)送模塊2和接收模塊3，所述發(fā)送模塊2與所述接收模塊3信號連接；所述發(fā)送模塊包括發(fā)送數(shù)據(jù)緩沖模塊和發(fā)送數(shù)據(jù)編碼模塊，所述發(fā)送數(shù)據(jù)緩沖模塊與所述發(fā)送數(shù)據(jù)編碼模塊信號連接；所述接收模塊包括接收數(shù)據(jù)動態(tài)采樣模塊、接收數(shù)據(jù)解碼模塊和接收數(shù)據(jù)緩沖模塊，所述接收數(shù)據(jù)動態(tài)采樣模塊與所述接收數(shù)據(jù)解碼模塊信號連接，所述接收數(shù)據(jù)解碼模塊與所述接收數(shù)據(jù)緩沖模塊信號連接；所述發(fā)送數(shù)據(jù)緩沖模塊用于緩存發(fā)送數(shù)據(jù)，其包括緩存隊列模塊與發(fā)送控制狀態(tài)機(jī)，所述發(fā)送控制狀態(tài)機(jī)用于控制發(fā)送數(shù)據(jù)和同步標(biāo)志字段；所述發(fā)送數(shù)據(jù)編碼模塊用于對數(shù)據(jù)進(jìn)行編碼和循環(huán)冗余校驗碼CRC校驗，并發(fā)送出串行數(shù)據(jù)；所述接收數(shù)據(jù)動態(tài)采樣模塊用于對接收的串行數(shù)據(jù)進(jìn)行采樣，并根據(jù)所述同步標(biāo)志字段對采樣相位進(jìn)行動態(tài)同步；所述接收數(shù)據(jù)解碼模塊用于對接收數(shù)據(jù)進(jìn)行解碼，并進(jìn)行CRC校驗；所述接收數(shù)據(jù)緩沖模塊用于緩存接收數(shù)據(jù)，數(shù)據(jù)緩存于接收隊列后即使用。進(jìn)一步，所述發(fā)送數(shù)據(jù)編碼模塊與所述接收數(shù)據(jù)動態(tài)采樣模塊信號連接。進(jìn)一步，所述發(fā)送數(shù)據(jù)編碼模塊采用高級數(shù)據(jù)鏈路控制HDLC編碼。進(jìn)一步，所述接收數(shù)據(jù)動態(tài)采樣模塊包括四倍采樣模塊、匹配搜索模塊和相位選擇模塊，所述四倍采樣模塊與所述匹配搜索模塊信號連接，所述匹配搜索模塊與所述相位選擇模塊信號連接。進(jìn)一步，所述四倍采樣模塊與所述發(fā)送數(shù)據(jù)編碼模塊信號連接。CRC即循環(huán)冗余校驗碼(Cyclic Redundancy Check):是數(shù)據(jù)通信領(lǐng)域中最常用的一種差錯校驗碼，其特征是信息字段和校驗字段的長度可以任意選定。HDLC即高級數(shù)據(jù)鏈路控制(High-Level Data Link Control):是一個在同步網(wǎng)上傳輸數(shù)據(jù)、面向比特的數(shù)據(jù)鏈路層協(xié)議，它是由國際標(biāo)準(zhǔn)化組織(ISO)根據(jù)IBM公司的SDLC(Synchronous Data LinkControl)協(xié)議擴(kuò)展開發(fā)而成的。一種板間串行通信方法，其包括如下步驟:(I)通過發(fā)送數(shù)據(jù)緩沖模塊將數(shù)據(jù)傳輸至發(fā)送數(shù)據(jù)編碼模塊；(2)通過所述發(fā)送數(shù)據(jù)編碼模塊對數(shù)據(jù)進(jìn)行處理，對數(shù)據(jù)進(jìn)行編碼，同時加上CRC校驗，將其轉(zhuǎn)成串行數(shù)據(jù)；(3)通過接收數(shù)據(jù)動態(tài)采樣模塊接收所述發(fā)送數(shù)據(jù)編碼模塊編碼的串行數(shù)據(jù)，將其傳輸至接收數(shù)據(jù)解碼模塊；(4)接收數(shù)據(jù)動態(tài)采樣模塊接收上述串行數(shù)據(jù)，并對其進(jìn)行采樣，根據(jù)同步標(biāo)志字段對采樣相位進(jìn)行動態(tài)同步；(5)通過接收數(shù)據(jù)解碼模塊對接收的串行數(shù)據(jù)進(jìn)行解碼，并進(jìn)行CRC校驗；(6)通過接收數(shù)據(jù)緩沖模塊緩存接收數(shù)據(jù)，數(shù)據(jù)緩存于接收隊列供后級使用。進(jìn)一步，系統(tǒng)板間通過單根數(shù)據(jù)線完成串行數(shù)據(jù)通信。本發(fā)明中所述串行數(shù)據(jù)線不需要隨路時鐘。進(jìn)一步，所述發(fā)送數(shù)據(jù)編碼模塊采用高級數(shù)據(jù)鏈路控制HDLC編碼。進(jìn)一步，所述HDLC編碼在幀長達(dá)到最大后強(qiáng)制發(fā)送同步標(biāo)志字段。本發(fā)明提供一種不需要源端發(fā)送隨路時鐘的串行通信方法，在發(fā)送端對數(shù)據(jù)做適當(dāng)編碼后，單板間僅需一根數(shù)據(jù)線即可完成板間數(shù)據(jù)通信。本實例中的串行通信方法在板間的FPGA里實現(xiàn)，具體地:I)發(fā)送數(shù)據(jù)緩沖模塊用于緩存發(fā)送數(shù)據(jù)，包含了緩存隊列和發(fā)送控制狀態(tài)機(jī)。數(shù)據(jù)緩存于隊列之中，發(fā)送控制狀態(tài)機(jī)負(fù)責(zé)控制發(fā)送數(shù)據(jù)和同步標(biāo)志字段。2)發(fā)送數(shù)據(jù)編碼模塊用于對數(shù)據(jù)進(jìn)行特定(類HDLC編碼)編碼，同時加上CRC校驗。
3)接收數(shù)據(jù)動態(tài)采樣模塊，用于對接收的串行數(shù)據(jù)進(jìn)行采樣并根據(jù)同步標(biāo)志字段對采樣相位進(jìn)行動態(tài)同步。4)接收數(shù)據(jù)解碼模塊用于對接收數(shù)據(jù)進(jìn)行解碼，并進(jìn)行CRC校驗。5)接收數(shù)據(jù)緩沖模塊用于緩存接收數(shù)據(jù)，數(shù)據(jù)緩存于接收隊列供后級使用。首先需要說明串行數(shù)據(jù)幀格式，串行數(shù)據(jù)基于高級鏈路控制HDLC協(xié)議變化而來，其包括同步標(biāo)志字段F和數(shù)據(jù)字段D，具體地:同步標(biāo)志字段F:標(biāo)志字段為01111110的bit模式，用以標(biāo)志幀的起始和前一幀的終止，同時標(biāo)志字段也可以作為幀與幀之間的填充字符。數(shù)據(jù)字段D:除標(biāo)志字段以外。在發(fā)送端，當(dāng)發(fā)現(xiàn)有連續(xù)5個“I”出現(xiàn)時，在其后添加一個“0”，然后繼續(xù)發(fā)送其后的bit流；在接收端，當(dāng)連續(xù)發(fā)現(xiàn)5個“I”出現(xiàn)后，若其后一個比特“O”則自動刪除它，以恢復(fù)原來的比特流。數(shù)據(jù)字段中包含有校驗字段。定量地說明，以一套典型的參數(shù)進(jìn)行實例化說明。定義串行數(shù)據(jù)發(fā)送時鐘為25MHz，速率為25Mbps ;定義同步標(biāo)志字段最大間隔為60us。以2個同步標(biāo)志字段間數(shù)據(jù)為一幀，這樣每幀間最多可以有1500個25MHz時鐘周期，最多情況下可傳送1500個bit數(shù)據(jù)。發(fā)送數(shù)據(jù)緩沖模塊中，緩存隊列將待發(fā)送數(shù)據(jù)緩存在FIFO中，發(fā)送控制狀態(tài)機(jī)控制發(fā)送狀態(tài)。當(dāng)緩存隊列中有數(shù)據(jù)時，則取FIFO中數(shù)據(jù)并發(fā)送；當(dāng)發(fā)送數(shù)據(jù)編碼單元連續(xù)發(fā)送1500個周期時，發(fā)送控制狀態(tài)機(jī)控制強(qiáng)行發(fā)送同步標(biāo)志字段，發(fā)送控制狀態(tài)機(jī)的狀態(tài)轉(zhuǎn)移示意圖如圖3所示。發(fā)送數(shù)據(jù)編碼模塊完成對數(shù)據(jù)字段的編碼，編碼方式為上面數(shù)據(jù)字段所描述的方式。編碼后以時鐘25MHz發(fā)送串行bit流。接收動態(tài)采樣模塊完成對接收串行數(shù)據(jù)的采樣和相位同步，為本發(fā)明實現(xiàn)的主要內(nèi)容。其具體為:接收端在本地用4倍于發(fā)送端25MHz時鐘的IOOMHz時鐘對接收數(shù)據(jù)進(jìn)行采樣。這樣無論接收端時鐘相位是否與接收數(shù)據(jù)同步，每個bit接收數(shù)據(jù)都能得到4個采樣點數(shù)據(jù)，如圖4所示。從時序上分析，這4個采樣點中必有至少3個穩(wěn)定采樣點。四個采樣點數(shù)據(jù)移位后進(jìn)行同步標(biāo)識字段F的匹配搜索。匹配搜索后對四個相位點進(jìn)行選擇，具體選擇方式為，當(dāng)連續(xù)3個采樣點都與同步標(biāo)志字匹配時，選擇第二個采樣點的相位作為本幀后面數(shù)據(jù)的采樣相位。接收數(shù)據(jù)動態(tài)采樣同步單元結(jié)構(gòu)圖如圖2所示。接收數(shù)據(jù)解碼模塊完成對串行數(shù)據(jù)流的解碼，解碼方式按照數(shù)據(jù)字段D所描述的方法進(jìn)行解碼。接收數(shù)據(jù)緩存模塊將串行bit流轉(zhuǎn)換為字節(jié)流、進(jìn)行CRC校驗并存入緩存隊列。本發(fā)明對時鐘頻偏的要求:在上述典型參數(shù)實例化說明中，發(fā)送端發(fā)送時鐘和接收端接收時鐘可不同源，但兩者頻偏差不得超過166.7PPM。在頻偏大的場合可以減小同步標(biāo)志字段間隔。本發(fā)明提供一種通信設(shè)備板間無需隨路時鐘的串行數(shù)據(jù)通信方法，能夠在很小的編碼開銷下，可靠地用一根數(shù)據(jù)線實現(xiàn)數(shù)據(jù)傳輸。此方法的優(yōu)點在于:I)通信速率高。在4倍串行數(shù)據(jù)發(fā)送頻率的時鐘能被FPGA處理的情況下，串行數(shù)據(jù)速率可達(dá)50Mbps以上。
2)物理走線減少。進(jìn)行數(shù)據(jù)通信的單板間只需要一根數(shù)據(jù)線即可完成數(shù)據(jù)傳輸。這樣可以極大地減輕背板走線壓力，同時還可以節(jié)省FPGA管腳資源，減輕單板布線壓力。3)無時序壓力。如上所描述的方法在接收端FPGA對接收數(shù)據(jù)沒有任何相位要求，這樣單板在不同槽位的時序差別對系統(tǒng)穩(wěn)定性無影響，更無需大量槽位遍歷測試。從上述技術(shù)方案及可以看出，在一些高速、低成本、簡易、可靠的板間數(shù)據(jù)通信場合,此方法可以很好地完成需求。以上所述僅為本發(fā)明的較佳實施例而已，并不用以限制本發(fā)明，凡在本發(fā)明的精神和原則之內(nèi)，所作的任何修改、等同替換、改進(jìn)等，均應(yīng)包含在本發(fā)明的保護(hù)范圍之內(nèi)。
權(quán)利要求
1.一種板間串行通信系統(tǒng)，其特征在于，其包括發(fā)送模塊和接收模塊，所述發(fā)送模塊與所述接收模塊信號連接； 所述發(fā)送模塊包括發(fā)送數(shù)據(jù)緩沖模塊和發(fā)送數(shù)據(jù)編碼模塊，所述發(fā)送數(shù)據(jù)緩沖模塊與所述發(fā)送數(shù)據(jù)編碼模塊信號連接； 所述接收模塊包括接收數(shù)據(jù)動態(tài)采樣模塊、接收數(shù)據(jù)解碼模塊和接收數(shù)據(jù)緩沖模塊，所述接收數(shù)據(jù)動態(tài)采樣模塊與所述接收數(shù)據(jù)解碼模塊信號連接，所述接收數(shù)據(jù)解碼模塊與所述接收數(shù)據(jù)緩沖模塊信號連接； 所述發(fā)送數(shù)據(jù)緩沖模塊用于緩存發(fā)送數(shù)據(jù)，其包括緩存隊列模塊與發(fā)送控制狀態(tài)機(jī)，所述發(fā)送控制狀態(tài)機(jī)用于控制發(fā)送數(shù)據(jù)和同步標(biāo)志字段；所述發(fā)送數(shù)據(jù)編碼模塊用于對數(shù)據(jù)進(jìn)行編碼和循環(huán)冗余校驗碼CRC校驗，并發(fā)送出串行數(shù)據(jù)；所述接收數(shù)據(jù)動態(tài)采樣模塊用于對接收的串行數(shù)據(jù)進(jìn)行采樣，并根據(jù)所述同步標(biāo)志字段對采樣相位進(jìn)行動態(tài)同步；所述接收數(shù)據(jù)解碼模塊用于對接收數(shù)據(jù)進(jìn)行解碼，并進(jìn)行CRC校驗；所述接收數(shù)據(jù)緩沖單元用于緩存接收數(shù)據(jù)，數(shù)據(jù)緩存于接收隊列后即使用。
2.如權(quán)利要求1所述的板間串行通信系統(tǒng)，其特征在于，所述發(fā)送數(shù)據(jù)編碼模塊與所述接收數(shù)據(jù)動態(tài)采樣模塊信號連接。
3.如權(quán)利要求2所述的板間串行通信系統(tǒng)，其特征在于，所述發(fā)送數(shù)據(jù)編碼模塊采用高級數(shù)據(jù)鏈路控制HDLC編碼。
4.如權(quán)利要求1-3中任一項所述的板間串行通信系統(tǒng)，其特征在于，所述接收數(shù)據(jù)動態(tài)采樣模塊包括四倍采樣模塊、匹配搜索模塊和相位選擇模塊，所述四倍采樣模塊與所述匹配搜索模塊信號連接，所述匹配搜索模塊與所述相位選擇模塊信號連接。
5.如權(quán)利要求4所述的板間串行通信系統(tǒng)，其特征在于，所述四倍采樣模塊與所述發(fā)送數(shù)據(jù)編碼模塊信號連接。
6.一種板間串行通信方法，其特征在于，其包括如下步驟: (1)通過發(fā)送數(shù)據(jù)緩沖模塊將數(shù)據(jù)傳輸至發(fā)送數(shù)據(jù)編碼模塊； (2)通過所述發(fā)送數(shù)據(jù)編碼模塊對數(shù)據(jù)進(jìn)行處理，對數(shù)據(jù)進(jìn)行編碼，同時加上CRC校驗，將其轉(zhuǎn)成串行數(shù)據(jù)； (3)通過接收數(shù)據(jù)動態(tài)采樣模塊接收所述發(fā)送數(shù)據(jù)編碼模塊編碼的串行數(shù)據(jù)，將其傳輸至接收數(shù)據(jù)解碼模塊； (4)接收數(shù)據(jù)動態(tài)采樣模塊接收上述串行數(shù)據(jù)，并對其進(jìn)行采樣，根據(jù)同步標(biāo)志字段對采樣相位進(jìn)行動態(tài)同步； (5)通過接收數(shù)據(jù)解碼模塊對接收的串行數(shù)據(jù)進(jìn)行解碼，并進(jìn)行CRC校驗； (6)通過接收數(shù)據(jù)緩沖模塊緩存接收數(shù)據(jù)，數(shù)據(jù)緩存于接收隊列供后級使用。
7.如權(quán)利要求6所述的板間串行通信方法，其特征在于，系統(tǒng)板間通過單根數(shù)據(jù)線完成串行數(shù)據(jù)通信。
8.如權(quán)利要求7所述的板間串行通信方法，其特征在于，所述發(fā)送數(shù)據(jù)編碼模塊采用高級數(shù)據(jù)鏈路控制HDLC編碼。
9.如權(quán)利要求8所述的板間串行通信方法，其特征在于，所述HDLC編碼在幀長達(dá)到最大后強(qiáng)制發(fā)送同步標(biāo)志字段。
全文摘要
一種板間串行通信系統(tǒng)，其包括發(fā)送模塊和接收模塊，所述發(fā)送模塊與所述接收模塊信號連接；所述發(fā)送模塊包括發(fā)送數(shù)據(jù)緩沖模塊和發(fā)送數(shù)據(jù)編碼模塊，所述發(fā)送數(shù)據(jù)緩沖模塊與所述發(fā)送數(shù)據(jù)編碼模塊信號連接；所述接收模塊包括接收數(shù)據(jù)動態(tài)采樣模塊、接收數(shù)據(jù)解碼模塊和接收數(shù)據(jù)緩沖模塊，所述接收數(shù)據(jù)動態(tài)采樣模塊與所述接收數(shù)據(jù)解碼模塊信號連接，所述接收數(shù)據(jù)解碼模塊與所述接收數(shù)據(jù)緩沖模塊信號連接；所述發(fā)送數(shù)據(jù)緩沖模塊包括緩存隊列模塊與發(fā)送控制狀態(tài)機(jī)。本發(fā)明設(shè)計簡單，通信可靠性高，且通信效率高，無時序壓力。
文檔編號H04L12/861GK103200127SQ20131006530
公開日2013年7月10日 申請日期2013年2月28日 優(yōu)先權(quán)日2013年2月28日
發(fā)明者李熊雄, 王小偉, 楊文斌 申請人:武漢中軟通科技有限公司