專利名稱：基于數(shù)字預(yù)失真模型的環(huán)路增益控制系統(tǒng)和方法
技術(shù)領(lǐng)域：
本發(fā)明涉及無線通信技術(shù)領(lǐng)域，具體涉及基于數(shù)字預(yù)失真模型的環(huán)路增益控制方 法和系統(tǒng)。
背景技術(shù)：
AGC(Automatic Gain Control，自動增益控制)用于GSM直放站內(nèi)下行主集鏈路 的環(huán)路增益控制，以保證數(shù)字預(yù)失真算法運(yùn)行的穩(wěn)定性，同時對功放運(yùn)行進(jìn)行監(jiān)控。在直放站的使用中，由于數(shù)字預(yù)失真的存在，偶爾會出現(xiàn)GSM非線性功率放大器 (簡稱功放)增益的不穩(wěn)定性，而這種不穩(wěn)定性在閉環(huán)數(shù)字預(yù)失真系統(tǒng)中會出現(xiàn)進(jìn)一步放 大的情況，從而造成數(shù)字預(yù)失真系統(tǒng)的運(yùn)行不穩(wěn)定性。

發(fā)明內(nèi)容
本發(fā)明公開了一種基于數(shù)字預(yù)失真模型的環(huán)路增益控制方法和系統(tǒng)，保證GSM數(shù) 字預(yù)失真系統(tǒng)運(yùn)行的穩(wěn)定性。本發(fā)明公開了一種基于數(shù)字預(yù)失真模型的環(huán)路增益控制系統(tǒng)，其特征在于，包 括核心處理單元，用于在出廠以前統(tǒng)計初始下行功率和初始反饋功率下發(fā)給DSP單 元以及將所述環(huán)路增益調(diào)整值WA下發(fā)給下行增益調(diào)整單元；DSP單元，用于根據(jù)初始下行功率和初始反饋功率計算初始環(huán)路增益Wo、根據(jù)當(dāng) 前的下行功率、反饋功率求得當(dāng)前的環(huán)路增益Wr以及根據(jù)所述^ 和所述Wo計算環(huán)路增益 調(diào)整值W Δ，并將所述W Δ上報給核心處理單元；FPGA單元，用于對當(dāng)前下行鏈路和反饋鏈路的功率進(jìn)行統(tǒng)計并上報給所述DSP單 元；下行增益調(diào)整單元，用于根據(jù)所述WA對輸入的非線性放放大器的功率進(jìn)行調(diào) 離
iF. ο還公開了一種使用基于數(shù)字預(yù)失真模型的環(huán)路增益控制系統(tǒng)進(jìn)行增益控制的方 法，其特征在于，包括(1)核心處理單元在出廠以前統(tǒng)計初始下行功率和初始反饋功率下發(fā)給DSP單 元，所述DSP單元根據(jù)所述初始下行功率和所述初始反饋功率計算初始環(huán)路增益Wo ；(2)FPGA單元對當(dāng)前的下行鏈路和反饋鏈路的功率進(jìn)行統(tǒng)計，并上報給所述DSP 單元；(3)如果當(dāng)前下行功率比初始下行功率大和當(dāng)前反饋功率比初始反饋功率大，則 所述DSP單元根據(jù)所述當(dāng)前的下行功率和反饋功率求得當(dāng)前的環(huán)路增益Wr ；(4)所述DSP單元根據(jù)所述Wr和所述Wo計算環(huán)路增益調(diào)整值W Δ，并將所述W Δ 上報給所述核心處理單元；(5)所述核心處理單元將所述W Δ下發(fā)給下行增益調(diào)整單元，所述下行增益調(diào)整單元根據(jù)所述WA對輸入非線性放放大器的功率進(jìn)行調(diào)整。本發(fā)明通過核心處理單元、DSP單元和FPGA單元協(xié)調(diào)得到環(huán)路增益調(diào)整值，由下 行增益調(diào)整單元進(jìn)行功率調(diào)整，保證了 GSM數(shù)字預(yù)失真系統(tǒng)運(yùn)行時環(huán)路增益的穩(wěn)定性。


圖1是本發(fā)明的一個系統(tǒng)結(jié)構(gòu)圖；圖2為本發(fā)明方法的一個實施例流程圖。
具體實施例方式下面是本發(fā)明系統(tǒng)的實施例，本發(fā)明的系統(tǒng)結(jié)構(gòu)如圖1，包括DSP單元101、核心 處理單元102、FPGA單元103、DA轉(zhuǎn)換單元104、下行增益調(diào)整單元105、下行射頻單元106、 非線性功放107和反饋射頻單元108。系統(tǒng)中下行鏈路包括DAC和下行增益調(diào)整單元105 和下行射頻單元106 ；反饋鏈路包括ADC和反饋射頻單元108 ；下行鏈路和反饋鏈路為FPGA 單元103提供信號；DA轉(zhuǎn)換單元包括ADC和DAC。本發(fā)明公開了一種基于數(shù)字預(yù)失真模型的環(huán)路增益控制系統(tǒng)，包括核心處理單元102，用于在出廠以前統(tǒng)計初始下行功率和初始反饋功率下發(fā)給 DSP單元101以及將該環(huán)路增益調(diào)整值WA下發(fā)給下行增益調(diào)整單元105 ；DSP單元101，用于根據(jù)初始下行功率和初始反饋功率計算初始環(huán)路增益Wo、根據(jù) 當(dāng)前的下行功率、反饋功率求得當(dāng)前的環(huán)路增益Wr以及根據(jù)該^ 和該Wo計算環(huán)路增益調(diào) 整值W Δ，并將該W Δ上報給核心處理單元102 ；FPGA單元103，用于對當(dāng)前下行鏈路和反饋鏈路的功率進(jìn)行統(tǒng)計并上報給該DSP 單元101 ；下行增益調(diào)整單元105，用于根據(jù)該WA對輸入的非線性放放大器的功率進(jìn)行調(diào) 離
iF. ο本發(fā)明通過DSP單元101、核心處理單元102和FPGA單元103協(xié)調(diào)得到環(huán)路增益
調(diào)整值，由下行增益調(diào)整單元進(jìn)行功率調(diào)整，保證了 GSM數(shù)字預(yù)失真系統(tǒng)運(yùn)行時環(huán)路增益 的穩(wěn)定性。其中該核心處理單元102還用于下發(fā)當(dāng)前的溫度調(diào)整值和當(dāng)前的下行衰減值給 該DSP單元101 ；該DSP單元101還用于根據(jù)該溫度調(diào)整值、該^ 和該Wo計算環(huán)路增益調(diào)整值WA， 并將WA合并進(jìn)下行衰減值得到合并后的環(huán)路增益調(diào)整值W1，并將該Wl上報給該核心處理 單元102 ；核心處理單元102還用于將該Wl下發(fā)給下行增益調(diào)整單元105 ；該下行增益調(diào)整單元105還用于根據(jù)該Wl調(diào)整輸入非線性功率放大器的功率。該核心處理單元102還用于發(fā)出故障告警。該DSP單元101還用于對該Wl進(jìn)行四舍五入的處理，將得到的精度為0. 5的調(diào)整 值W3上報給該核心處理單元102，將舍去的調(diào)整值W2下發(fā)給該下行增益調(diào)整單元105 ；該下行增益調(diào)整單元105還用于根據(jù)該W2對輸入非線性功率放大器的功率進(jìn)行 調(diào)整。增加增益微調(diào)機(jī)制提高了調(diào)整精度。
參考圖2，本發(fā)明方法是由如下幾個步驟來實現(xiàn)的201、統(tǒng)計初始功率并計算初始環(huán)路增益Wo ；核心處理單元在出廠以前統(tǒng)計初始下行功率和初始反饋功率下發(fā)給數(shù)字信號處 理(Digital Signal Processing, DSP)單元，該DSP單元根據(jù)該初始下行功率和該初始反 饋功率計算初始環(huán)路增益Wo。202、統(tǒng)計當(dāng)前功率；現(xiàn)場可編程門陣列(Field-Programmable Gate Array, FPGA)單元對當(dāng)前下行鏈 路和反饋鏈路的功率進(jìn)行統(tǒng)計，并上報給該DSP單元。203、計算當(dāng)前環(huán)路增益^ ；如果當(dāng)前下行功率比初始下行功率大，并且當(dāng)前反饋功率比初始反饋功率大，則 該DSP單元根據(jù)當(dāng)前的下行功率和反饋功率求得當(dāng)前的環(huán)路增益Wr。204、根據(jù)fe和Wo計算調(diào)整值； 該DSP單元根據(jù)該Wr和該Wo計算環(huán)路增益調(diào)整值W Δ，并將該W Δ上報給該核心
處理單元。205、根據(jù)調(diào)整值調(diào)整功率。該核心處理單元將該WA下發(fā)給下行增益調(diào)整單元，該下行增益調(diào)整單元根據(jù)該 WA對輸入非線性放放大器的功率進(jìn)行調(diào)整。本發(fā)明通過核心處理單元(嵌入式芯片)、DSP單元和FPGA單元協(xié)調(diào)得到環(huán)路增 益調(diào)整值，由下行增益調(diào)整單元進(jìn)行功率調(diào)整，保證了 GSM數(shù)字預(yù)失真系統(tǒng)運(yùn)行時環(huán)路增 益的穩(wěn)定性。其中FPGA單元統(tǒng)計功率的步驟為FPGA單元將模擬/數(shù)字轉(zhuǎn)換器 (Analog-to-Digital Converter,ADC)上報的數(shù)據(jù)進(jìn)行同相求模得到該當(dāng)前下行功率以及 對數(shù)字/模擬轉(zhuǎn)換器(Digital to Analog Converter, DAC)上報的數(shù)據(jù)進(jìn)行正交求模得到 該當(dāng)前反饋功率。圖2實施例中還包括步驟核心處理單元下發(fā)當(dāng)前的溫度調(diào)整值給該DSP單元；核心處理單元下發(fā)當(dāng)前的下 行衰減值給該DSP單元；該當(dāng)前的下行衰減值為手動設(shè)置的衰減值；該DSP單元根據(jù)該溫度調(diào)整值、該^ 和該Wo計算環(huán)路增益調(diào)整值WA，并將該WA 合并進(jìn)該下行衰減值得到合并后的環(huán)路增益調(diào)整值W1，并將該Wl上報給該核心處理單元；如果該Wl大于設(shè)定的閥值，則該核心處理單元將該Wl下發(fā)給該下行增益調(diào)整單 元；該下行增益調(diào)整單元根據(jù)該Wi對輸入非線性功率放大器的功率進(jìn)行調(diào)整。此步驟增加了對溫度補(bǔ)償值和手動設(shè)置的下行衰減值的功率控制，進(jìn)一步穩(wěn)定了 預(yù)失真系統(tǒng)的運(yùn)行穩(wěn)定性。進(jìn)一步包括如果該Wl小于設(shè)定的閥值，則判斷當(dāng)前功放增益出現(xiàn)了較大的波 動，通知該核心處理單元告警并終止當(dāng)前AGC運(yùn)算；如果該Wl小于0，則通知核心處理單元 告警并終止當(dāng)前AGC運(yùn)算。在向核心處理單元上報該Wl之前，包括DSP單元對該Wl經(jīng)過四舍五入后得到精 度為0. 5的調(diào)整值W3，當(dāng)該W3的精度連續(xù)5次為0. 5時，才進(jìn)行向該核心處理單元上報的 步驟。由于功放的非線性，F(xiàn)PGA單元的統(tǒng)計會有一定程度的波動，又由于下行增益控制單元的精度為0. 5dB,因此統(tǒng)計的功率值會出現(xiàn)士0. 5dB的波動，增益微調(diào)值不穩(wěn)定的現(xiàn)象， 此處增加了去抖動功能，來減小這種不穩(wěn)定現(xiàn)象。該DSP單元將經(jīng)過四舍五入的處理過程中被舍去的調(diào)整值W2下發(fā)給該FPGA單 元，由該FPGA單元對輸入非線性放放大器的功率進(jìn)行調(diào)整。此處增加了增益微調(diào)機(jī)制，使 得調(diào)整的精度提高到0. ldB。作為對圖2實施例的進(jìn)一步改進(jìn)還可以包括步驟如果該下行功率比該初始下行功率小或者該反饋鏈路功率比該初始反饋功率小， 則通知該核心處理單元當(dāng)前環(huán)路無法調(diào)整，并讓系統(tǒng)進(jìn)入空閑狀態(tài)。此時不用對環(huán)路進(jìn)行 操作。如果該Ψι·比該Wo小，則通知該核心處理單元超過環(huán)路的調(diào)整范圍并發(fā)出故障報警。以上該的本發(fā)明實施方式，并不構(gòu)成對本發(fā)明保護(hù)范圍的限定。任何在本發(fā)明的 精神和原則之內(nèi)所作的修改、等同替換和改進(jìn)等，均應(yīng)包含在本發(fā)明的權(quán)利要求保護(hù)范圍 之內(nèi)。
權(quán)利要求
1.一種基于數(shù)字預(yù)失真模型的環(huán)路增益控制系統(tǒng)，其特征在于，包括核心處理單元，用于在出廠以前統(tǒng)計初始下行功率和初始反饋功率下發(fā)給DSP單元以 及將所述環(huán)路增益調(diào)整值WA下發(fā)給下行增益調(diào)整單元；DSP單元，用于根據(jù)所述初始下行功率和所述初始反饋功率計算初始環(huán)路增益Wo、根 據(jù)當(dāng)前的下行功率、反饋功率求得當(dāng)前的環(huán)路增益Wr以及根據(jù)所述Wr和所述Wo計算環(huán)路 增益調(diào)整值W Δ，并將所述W Δ上報給核心處理單元；FPGA單元，用于對當(dāng)前下行鏈路和反饋鏈路的功率進(jìn)行統(tǒng)計并上報給所述DSP單元；下行增益調(diào)整單元，用于根據(jù)所述WA對輸入的非線性放放大器的功率進(jìn)行調(diào)整。
2.根據(jù)權(quán)利要求1所述的基于數(shù)字預(yù)失真模型的環(huán)路增益控制系統(tǒng)，其特征在于，所 述核心處理單元還用于下發(fā)當(dāng)前的溫度調(diào)整值和當(dāng)前的下行衰減值給所述DSP單元以及 將Wl下發(fā)給所述下行增益調(diào)整單元；所述DSP單元還用于根據(jù)所述溫度調(diào)整值、所述Wr和所述Wo計算環(huán)路增益調(diào)整值 WA，并將WA合并進(jìn)下行衰減值得到合并后的環(huán)路增益調(diào)整值W1，并將所述Wl上報給所述 核心處理單元；所述下行增益調(diào)整單元還用于根據(jù)所述Wl調(diào)整輸入非線性功率放大器的功率。
3.根據(jù)權(quán)利要求2所述的基于數(shù)字預(yù)失真模型的環(huán)路增益控制系統(tǒng)，其特征在于，所述核心處理單元還用于發(fā)出故障告警；所述DSP單元還用于對所述Wl進(jìn)行四舍五入的處理，將得到的精度為0. 5的調(diào)整值W3 上報給所述核心處理單元，將舍去的調(diào)整值W2下發(fā)給所述FPGA單元；所述FPGA單元還用于根據(jù)所述W2對輸入非線性功率放大器的功率進(jìn)行調(diào)整。
4.一種使用權(quán)利要求1所述的增益控制系統(tǒng)進(jìn)行增益控制的方法，其特征在于，包括(1)核心處理單元在出廠以前統(tǒng)計初始下行功率和初始反饋功率下發(fā)給DSP單元，所 述DSP單元根據(jù)所述初始下行功率和所述初始反饋功率計算初始環(huán)路增益Wo ；(2)FPGA單元對當(dāng)前下行鏈路和反饋鏈路的功率進(jìn)行統(tǒng)計，并上報給所述DSP單元；(3)如果當(dāng)前下行功率比初始下行功率大并且當(dāng)前反饋功率比初始反饋功率大，則所 述DSP單元根據(jù)當(dāng)前的下行功率和反饋功率求得當(dāng)前的環(huán)路增益Wr ；(4)所述DSP單元根據(jù)所述Wr和所述Wo計算環(huán)路增益調(diào)整值WΔ，并將所述W Δ上報 給所述核心處理單元；(5)所述核心處理單元將所述WA下發(fā)給下行增益調(diào)整單元，所述下行增益調(diào)整單元 根據(jù)所述WA對輸入非線性放放大器的功率進(jìn)行調(diào)整。
5.根據(jù)權(quán)利要求4所述的使用權(quán)利要求1所述的增益控制系統(tǒng)進(jìn)行增益控制的方法， 其特征在于，所述FPGA單元統(tǒng)計功率的步驟FPGA單元將ADC上報的數(shù)據(jù)進(jìn)行同相求模得 到所述當(dāng)前下行功率以及對DAC上報的數(shù)據(jù)進(jìn)行正交求模得到所述當(dāng)前反饋功率。
6.根據(jù)權(quán)利要求4所述的使用權(quán)利要求1所述的增益控制系統(tǒng)進(jìn)行增益控制的方法， 其特征在于，還包括步驟所述核心處理單元下發(fā)當(dāng)前的溫度調(diào)整值給所述DSP單元；所述核心處理單元下發(fā)當(dāng)前的下行衰減值給所述DSP單元；所述DSP單元根據(jù)所述溫度調(diào)整值、所述Wr和所述Wo計算環(huán)路增益調(diào)整值W Δ，并將 所述WA與所述下行衰減值疊加得到合并后的環(huán)路增益調(diào)整值W1，并將所述Wl上報給所述核心處理單元；如果所述Wl大于設(shè)定的閥值，則所述核心處理單元將所述Wl下發(fā)給所述下行增益調(diào) 整單元；所述下行增益調(diào)整單元根據(jù)所述Wi對輸入非線性功率放大器的功率進(jìn)行調(diào)整。
7.根據(jù)權(quán)利要求4所述的使用權(quán)利要求1所述的增益控制系統(tǒng)進(jìn)行增益控制的方法， 其特征在于，還包括步驟如果所述下行功率比所述初始下行功率小或者所述反饋鏈路功率比所述初始反饋功 率小，則通知所述核心處理單元當(dāng)前環(huán)路無法調(diào)整，并讓系統(tǒng)進(jìn)入IDLE狀態(tài)。
8.根據(jù)權(quán)利要求4所述的使用權(quán)利要求1所述的增益控制系統(tǒng)進(jìn)行增益控制的方法， 其特征在于，還包括步驟如果所述Wr比所述Wo小，則通知所述核心處理單元超過環(huán)路的調(diào)整范圍并發(fā)出故障 報警。
9.根據(jù)權(quán)利要求6所述的使用權(quán)利要求1所述的增益控制系統(tǒng)進(jìn)行增益控制的方法， 其特征在于，還包括步驟如果所述Wl小于設(shè)定的閥值，則通知所述核心處理單元告警并終止當(dāng)前AGC運(yùn)算；如 果所述Wl小于0，則通知所述核心處理單元告警并終止當(dāng)前AGC運(yùn)算。
10.根據(jù)權(quán)利要求6所述的使用權(quán)利要求1所述的增益控制系統(tǒng)進(jìn)行增益控制的方法， 其特征在于，在向所述核心處理單元上報所述Wl之前，包括DSP單元對所述Wl經(jīng)過四舍 五入后得到精度為0. 5的調(diào)整值W3，當(dāng)所述W3的精度連續(xù)5次為0. 5時，才進(jìn)行向所述核 心處理單元上報的步驟。
11.根據(jù)權(quán)利要求10所述的使用權(quán)利要求1所述的增益控制系統(tǒng)進(jìn)行增益控制的方 法，其特征在于，所述DSP單元將經(jīng)過四舍五入的處理過程中被舍去的調(diào)整值W2下發(fā)給所 述FPGA單元，由所述FPGA單元對輸入非線性放放大器的功率進(jìn)行調(diào)整。
全文摘要
本發(fā)明公開了一種基于數(shù)字預(yù)失真模型的環(huán)路增益控制系統(tǒng)，包括核心處理單元，用于在出廠以前統(tǒng)計初始下行功率和初始反饋功率下發(fā)給DSP單元以及將環(huán)路增益調(diào)整值WΔ下發(fā)給下行增益調(diào)整單元；DSP單元，用于根據(jù)初始下行功率和初始反饋功率計算初始環(huán)路增益Wo、根據(jù)當(dāng)前的下行功率、反饋功率求得當(dāng)前的環(huán)路增益Wr以及根據(jù)Wr和Wo計算環(huán)路增益調(diào)整值WΔ，并將WΔ上報給核心處理單元；FPGA單元，用于對當(dāng)前下行鏈路和反饋鏈路的功率進(jìn)行統(tǒng)計并上報給DSP單元；下行增益調(diào)整單元，用于根據(jù)WΔ對輸入的非線性放放大器的功率進(jìn)行調(diào)整。本發(fā)明還公開了一種增益控制方法，提高了數(shù)字預(yù)失真系統(tǒng)的運(yùn)行穩(wěn)定性。
文檔編號H04W52/14GK102083188SQ20101055807
公開日2011年6月1日 申請日期2010年11月24日 優(yōu)先權(quán)日2010年11月24日
發(fā)明者劉志, 張晉 申請人:京信通信系統(tǒng)(中國)有限公司