專利名稱：時鐘丟失檢測和切換電路的制作方法
背景技術：
發(fā)明領域一般來說，本發(fā)明涉及電子技術，更具體地說，涉及用于檢測時鐘丟失和實現時鐘信號切換的電路。
相關技術說明許多電子器件、包括可編程邏輯器件利用時鐘信號?？删幊踢壿嬈骷?“PLD”)(有時還稱作PAL、PLA、FPLA、EPLD、EEPLD、LCA或FPGA)是眾所周知的集成電路，它們在固定集成電路的優(yōu)點上又提供了定制集成電路的靈活性。這些器件在本領域是眾所周知的，通常提供“成品”，其中至少一部分可在電氣上編程以滿足用戶的特定需求。專用集成電路(“ASIC”)在傳統(tǒng)上是固定集成電路；但能夠提供具有可編程的一個或多個部分的ASIC；因此集成電路器件能夠具有ASIC和PLD兩者的品質。本文所用的術語PLD應廣義理解為包括這些器件。
時鐘信號可在電子裝置的內部或外部產生。在某些情況下，可能希望提供可交替使用的兩個或兩個以上時鐘信號。提供兩個或兩個以上交替時鐘信號的一個原因可能是實現冗余，也就是說，即使器件所用的主時鐘信號丟失或者不能正常起作用，也允許繼續(xù)工作。提供兩個或兩個以上交替時鐘信號的另一個原因可能是在不同頻率之間進行選擇以操作器件或器件的一部分。雖然在時鐘信號丟失時提供切換是已知的，但一方面由于時鐘丟失的原因，另一方面由于用戶確定的原因，還需要提供同一器件中在時鐘信號之間進行切換的靈活性。此外，還需要簡易的數字時鐘丟失檢測電路。
發(fā)明概述一方面，本發(fā)明的一個實施例提供時鐘丟失檢測電路，該電路利用計數器和邊緣傳感器簡捷迅速地確定主時鐘信號的丟失。另一方面，本發(fā)明的一個實施例提供對時鐘丟失信號以及附加切換命令信號進行響應的時鐘切換電路。又一方面，時鐘切換電路還對指明鎖相環(huán)(PLL)電路中是否已經實現鎖定的信號作出響應，其中主時鐘信號作為參考時鐘信號提供給PLL電路。再一方面，切換同步可參照輔助(切換到的)時鐘而自動進行，或者可被選擇為同時參照主(切換自的)時鐘和輔助(切換到的)時鐘而進行。
附圖簡介本發(fā)明的新穎特征在所附權利要求書中闡述。但是，為便于說明，參照以下附圖對本發(fā)明若干方面的特定實施例進行描述。


圖1是示意圖，說明根據本發(fā)明一個方面的原理的時鐘丟失檢測和切換電路。
圖2是狀態(tài)圖，說明圖1的電路的切換電路部分為了對時鐘切換實現同步而實現的狀態(tài)。
圖3是示意圖，更詳細地說明圖1所示電路的時鐘丟失檢測部分，所述時鐘丟失檢測部分根據本發(fā)明一個方面的原理。
圖4a是時序圖，說明提供給圖3的時鐘丟失檢測電路的兩個示范時鐘信號的計數值、計數復位和“時鐘出錯”信號發(fā)送，這兩個時鐘信號具有完全相同的頻率。
圖4b是時序圖，說明提供給圖3的時鐘丟失檢測電路的兩個示范時鐘信號的計數值、計數復位和“時鐘出錯”信號發(fā)送，這兩個時鐘信號具有不同的頻率。
最佳實施例的詳細說明提供以下描述以便使本領域的技術人員能夠實施和利用本發(fā)明，這些描述在特定應用及其要求的環(huán)境中提供。本領域的技術人員應當清楚對這些最佳實施例的各種修改，本文所定義的一般原理可應用于其它實施例和應用，只要不背離本發(fā)明的精神和范圍。因此，本發(fā)明并非要僅限于所述實施例，而是符合與本文所公開的原理和特征一致的最廣義范圍。
雖然已經詳細描述了特定實施例，但可以對本文所述實施例進行各種修改，只要不背離本發(fā)明的精神和范圍，因此，本發(fā)明僅由所附權利要求書來限定。
圖1是根據本發(fā)明一個方面的原理的時鐘丟失檢測和切換電路10的示意圖。如圖所示，電路10接收兩個時鐘信號、即CLK0和CLK1，它們被傳送以由復用器(“mux”)11、mux 12以及時鐘檢測電路20來接收。根據從切換電路14接收的控制信號CLKSW，mux 11選擇兩個時鐘信號之一，以便通過N計數器13提供信號REFCLK，作為對于在其中實現電路10的電子裝置的PLL電路的相位頻率檢測器(PFD)15的輸入。PLL通常用作產生時鐘信號以驅動器件的時鐘電路的組成部分。根據從切換電路14接收的控制信號SMCLKSW，mux12選擇兩個時鐘信號之一以便保證運行切換電路14，如圖所示。
時鐘檢測電路20產生信號CLK0BAD和CLK1BAD，它們分別表示CLK0和CLK1信號是否正常起作用。時鐘切換電路14根據從時鐘檢測電路20接收的輸入信號、從器件接收的輸入信號EXTSWITCH(基于用戶輸入或者其它與CLK0或CLK1丟失不相關的預定條件)以及根據從器件的PLL電路接收的GLOCK信號，控制mux11和12來選擇時鐘信號。GLOCK信號表示是否已經實現了對信號REFCLK的鎖定。
作為初始條件，CLKSW控制信號是這樣的，使得mux 11選擇CLK0或CLK1作為主時鐘信號、即當前提供給電子裝置的時鐘電路(這里為PLL電路)的時鐘信號。另一個信號是輔助時鐘信號。信號SMCLKSW控制信號是這樣的，使得mux 12選擇輔助時鐘信號以運行切換電路14。這提供了一種簡單方法，確保電路10不會觸發(fā)向沒有運行的時鐘信號的切換，因為在輔助時鐘丟失時，切換電路14是無效的且不觸發(fā)切換。
切換電路14能夠響應來自時鐘檢測電路20、指明主時鐘(CLK0或CLK1)出錯的信號，或者響應指明切換的EXTSWITCH信號，發(fā)起從主時鐘信號向輔助時鐘信號的切換。EXTSWITCH可用于允許用戶觸發(fā)不同頻率的時鐘之間的切換，或者可用于根據其它某個標準集來觸發(fā)響應。此外，GLOCK信號指明電子裝置的PLL電路是否已經實現了對主時鐘信號的鎖定。如果GLOCK信號指明鎖定已經丟失，切換電路14還能夠發(fā)起從主時鐘向輔助時鐘的切換。
當切換電路14接收指明切換的信號(可響應CLK0BAD、CLK1BAD、EXTSWITCH或GLOCK信號來指明)時，它轉換發(fā)送到mux 11的CLCKSW信號和發(fā)送到mux 12的SMCLK信號，使各mux所選的時鐘信號進行切換。但是，在切換時，實現同步序列以確保信號之間的正常轉變。切換電路14根據控制信號SYNC1和SYNC2、以及根據發(fā)起切換時主時鐘的好壞來實現同步過程。與門17用于在同步期間對PLL時鐘電路關閉時鐘信號，現在將參照圖2的狀態(tài)圖進行說明。
圖2表示切換電路14實現的、對切換進行同步的狀態(tài)。這個過程有助于確保切換之后在從mux 11發(fā)送到N計數器13的信號中所提供的第一高信號脈沖不會過窄?！伴_始”狀態(tài)21在給定時鐘信號(CLK0或CLK1)通過mux 11提供給N計數器13時定義系統(tǒng)。在“開始”狀態(tài)21中，切換電路14向與門17提供高CLKON信號，使主時鐘信號提供給N計數器17，以便向PFD 15提供信號REFCLK。由于主時鐘信號丟失(如相關信號CLK0BAD或CLK1BAD所示)或者由于信號交換因其它原因而根據信號EXTSWITCH來發(fā)起，則可實現切換。
控制信號SYNC1和SYNC2用于確定同步是否將僅基于“所到”時鐘信號、即輔助時鐘的時鐘信號，或者還是基于“所到”時鐘信號以及“來自”時鐘信號、即主時鐘信號。如果SYNC1設置為低電平，則系統(tǒng)將處于所謂的“自動同步”模式，這種模式當主時鐘信號出錯時才切換時鐘。如果主時鐘出錯，則系統(tǒng)繞過“等待來自CLK”狀態(tài)22，并直接轉變?yōu)椤瓣P閉PLL CLK”狀態(tài)23。在這種狀態(tài)中，時鐘切換電路14向與門17提供低CLKON信號，從而對電子裝置的PLL電路關閉主時鐘信號。在“等待所到CLK”狀態(tài)24中，系統(tǒng)等待輔助時鐘信號降到低電平。然后，在“轉換參考CLK”狀態(tài)25中，切換電路14改變發(fā)送到mux 11的CLKSW信號，使輔助時鐘信號而不是主時鐘信號(CLK0或CLK1)被選取。最后，一旦選擇了輔助時鐘信號，切換電路14把發(fā)送到與門17的CLKON信號從低電平改變?yōu)楦唠娖剑剐碌臅r鐘信號(即輔助或“所到”時鐘信號)現在能夠提供給N計數器13，以便向電子裝置的PLL的PFD 15提供REFCLK信號。系統(tǒng)則重新轉變到“開始”狀態(tài)21。
如果SYNC1為高電平，則系統(tǒng)處于可稱作“手動”同步模式的狀態(tài)。在這種模式中，“來自”時鐘是否用于同步過程(即無論系統(tǒng)是否從“開始”狀態(tài)21轉變?yōu)椤暗却齺碜訡LK”狀態(tài)22而不是如上所述直接轉變?yōu)椤暗却紺LK”狀態(tài)23)將取決于SYNC2是否為高電平。如果SYNC2為低電平而SYNC1為高電平，則系統(tǒng)在EXTSWITCH為高電平時將從“開始”狀態(tài)21轉變?yōu)椤暗却齺碜訡LK”狀態(tài)22。在狀態(tài)22中，系統(tǒng)等待主時鐘成為低電平，然后再轉變?yōu)椤瓣P閉PLL CLK”狀態(tài)23。切換電路14監(jiān)測mux 11的輸出(信號P-CLK)，如圖所示，從而能夠確定主時鐘為低電平的時間。一旦系統(tǒng)處于狀態(tài)22，則狀態(tài)轉變如上所述那樣進行。注意，如果SYNC1設置為高電平，則當預計始終存在兩個時鐘時，SYNC2應當僅設置為低電平。如果SYNC1為高電平且SYNC2為高電平，則系統(tǒng)將始終僅同步到“所到”時鐘，以及轉變如上所述那樣進行，直接從狀態(tài)21到狀態(tài)23而不使用狀態(tài)22。在這種模式(SYNC1為高電平且SYNC2為高電平)中，轉變可通過主時鐘出錯信號為高電平或者通過EXTSWITCH信號為高電平來發(fā)起。
本領域的技術人員應當知道，同步信號之間的上述關系只是示例，其它變更是可行的，只要不背離本發(fā)明這個方面的精神和范圍。僅作為一個備選方案引用，可實現“手動”模式，每當主時鐘出錯時被自動忽略。換句話說，可改變上述示例并實現邏輯，使得即使SYNC1為高電平而SYNC2為低電平，系統(tǒng)在“來自”時鐘出錯時也不會嘗試轉變到狀態(tài)22。
圖3是圖1中電路10的時鐘丟失檢測電路30的示意圖。分別在邊緣檢測電路31a和31b上接收信號CLK0和CLK1。邊緣檢測電路31a和31b分別產生信號EDGE0和EDGE1，分別指示時鐘信號CLK0和CLK1的邊緣。信號EDGE0和EDGE1具有相應時鐘信號CLK0和CLK1的上升沿和下降沿的脈沖。在一個備選實施例中，時鐘信號可直接提供給相應的計數器，用于計算各時鐘脈沖而不是各時鐘信號轉變的數量。但是，如所述實施例中所述的邊緣檢測電路的使用允許更迅速地檢測丟失的時鐘信號。信號EDGE0和EDGE1分別提供給2位計數器32a和32b。計數器32a和32b對相應邊緣信號的每個脈沖產生遞增的計數值，輸出這些計數值作為信號bit0a和bit1a(對于計數器32a)以及bit0b和bit1b(對于計數器32b)。
信號bit0a和bit1a提供給第一級邏輯電路33a，信號bit0b和bit1b提供給第一級邏輯電路33b。第一級邏輯電路33a輸出兩個信號，CLKBAD1和RESET0。第一級邏輯電路33b也輸出兩個信號，CLKBAD0和RESET1。邏輯電路33a實現“與”功能，使CLKBAD1成為輸入信號bit0a和bit1a的“與”函數。同樣，邏輯電路33b實現“與”功能，使CLKBAD0成為輸入信號bit0b和bit1b的“與”函數。這樣，如果計數器32a曾達到計數值“3”、即二進制形式的“11”而沒有復位，則CLKBAD1變?yōu)楦唠娖?，表示信號CLK1出錯。同樣，如果計數器32b曾達到計數值“3”、即二進制形式的“11”而沒有復位，則CLKBAD0變?yōu)楦唠娖?，表示信號CLK0出錯?，F在將參照由電路33a、33b和34所實現的附加邏輯功能說明計數器值和時鐘丟失信號發(fā)送之間的這種關系的原因。
第一級邏輯電路33a還實現“異或”功能，使輸出信號RESET0為輸入位bit0a和bit1a的“異或”函數。因此，如果計數器32a的計數值為1(二進制形式的“01”)或2(二進制形式的“10”)，則RESET0為高電平，否則為低電平。同樣，第一級邏輯電路33b實現“異或”功能，使輸出信號RESET1為輸入位bit0b和bit1b的“異或”函數。
第二級邏輯電路34實現“與”功能，使其輸出信號RESET為其輸入信號RESET0和RESET1的“與”函數。當RESET為高電平時，兩個計數器均復位為0(二進制形式的“00”)。全部按照如圖所示方式連接的計數器32a和32b、第一級邏輯電路33a和33b、第二級邏輯電路34的組合實現的作用在于，如果接收指示時鐘信號CLK0的信號的計數器(即計數器32a)達到計數值3而沒有復位，這表明時鐘信號CLK1出錯。同樣，如果接收指示時鐘信號CLK1的信號的計數器(即計數器32b)達到計數值“3”而沒有復位，則這表明時鐘信號CLK0出錯。
所實現的邏輯功能可通過下列真值表來概括bit0abit1aRESET0CLKBAD1000 0011 0101 0110 1bit0bbit1bRESET1CLKBAD0000 0011 0101 0110 1RESET0 RESET1 RESET
000010100111本領域的技術人員應當知道，為了通過示范電路30來說明的原理，在其它環(huán)境下可用互補功能實現相同的結果。因此，本文所用的術語“與”和“異或”將視作還包括其互補功能“與非”和“同”或者其它邏輯門集合，它們在實現時獲得與本文所述相同的結果。此外，還可使用不同于“與”和“異或”的邏輯功能，只要不背離本發(fā)明廣義方面的精神和范圍。
圖4a說明提供給圖3的時鐘丟失檢測電路的兩個完全相同頻率的示范時鐘信號的計數值、復位和時鐘丟失信號傳送。假定兩個計數器在示意圖的左側從00開始，從左到右看示意圖，首先對信號CLK0出現轉變，它又使計數器32a的計數值增加到01(即二進制形式所表示的“1”)。對信號CLK1出現下一個轉變，它又使計數器32b的計數值增加到01。根據上述真值表，兩個計數器具有值01的情況將觸發(fā)復位。因此，在時間t1出現復位，且兩個計數值均復位為00。這個模式按照所述方式重復，其中在時間t2、t3和t4再次出現復位。但是，在t4之后，時鐘信號CLK1停止脈沖發(fā)生。這樣，在t4之后，計數器32a的計數值繼續(xù)遞增，而計數器32b的計數值則保持為00。只要這些計數值之一保持為00，則根據上述真值表，不出現RESET信號，從而計數器32a的計數值沿著下列值遞增01、10(二進制“2”)和11(二進制“3”)。一旦計數值達到11，根據上述真值表，信號CLK1BAD將在t5升高，指明信號CLK1出錯。
圖4b說明提供給圖3的時鐘丟失檢測電路的兩個具有完全不同頻率的示范時鐘信號的計數值、復位和時鐘丟失信號發(fā)送。假定兩個計數器在示意圖的左側以00開始，從左到右來看圖，首先對信號CLK0出現轉變，它又使計數器32a的計數值增加到01。同樣對信號CLK0出現下一個轉變，它又使計數器32a的計數值增加到10(二進制“2”)。對信號CLK1出現下一個轉變，它又使計數器32b的計數值增加到01。根據上述真值表，兩個計數器具有值01或者10的狀況將觸發(fā)復位信號RESET。因此，在時間t1出現復位，且兩個計數值均復位為00。這個模式按照所述方式重復，在時間t2和t3再次出現復位。但是，在t3之后，時鐘信號CLK0停止脈沖發(fā)生。這樣，在t3之后，計數器32b的計數值繼續(xù)遞增，而計數器32a的計數值則保持為00。只要這些計數器之一保持為00，則根據上述真值表，不出現RESET信號，從而計數器32b的計數值沿著下列值遞增01、10(“2”)和11(“3”)。一旦計數器32b的計數值達到11時，根據上述真值表，信號CLK0BAD將在t4升高，指明信號CLK1出錯。
所公開的時鐘丟失檢測電路說明以下原理計數器的復位(例如在所公開的示例中，信號RESET為高電平)是對第一計數器的計數值結合第二計數器的計數值的響應，也就是說，計數器的復位是第一計數值和第二計數值的邏輯函數。
本領域的技術人員應當知道，如圖4b所示，時鐘丟失檢測電路的公開示例允許時鐘信號之間有一定的頻率差。換句話說，兩個時鐘信號可在不同頻率上正常工作，而不需要觸發(fā)表示“出錯”信號的時鐘丟失信號。但是，在大于某個閾值的頻率差上，所公開的示范時鐘丟失電路將指明一個時鐘信號相對另一個“出錯”。頻率差的大小將取決于所進行的特定設計選擇，其中包括例如所用計數器的大小和所實現的邏輯電路。但是，可能還希望修改本發(fā)明的公開實施例或備選實施例來提供一種系統(tǒng)，其中的時鐘丟失信號發(fā)送可以有選擇地被禁用或忽略，使得例如時鐘切換電路不根據時鐘丟失信號來觸發(fā)切換。這種修改將允許使用一些時鐘信號，這些時鐘信號的頻率差高于特定的時鐘丟失檢測電路實施例所容許的閾值。
其它修改可提供不同的實施例，在這些實施例中，允許任意大的頻率差，以及例如時鐘丟失電路配置成檢測一個信號的頻率是否相對另一個信號的頻率變化過大。例如，在這種備選方案中，檢測和復位電路可提供對第一計數器的第一計數值與第二計數器的第二計數值之比進行響應的時鐘出錯信號。在兩個計數器值的比值反映兩個時鐘信號的頻率比的方面，達到某個上限或下限的計數器比率會指明一個時鐘信號的頻率相對另一個的變化已經超過規(guī)定的上限或下限。在這些備選方案中，兩個時鐘信號之一可被指定為“極好”或者標準信號，其頻率用于確定另一個的頻率是否“出錯”。這種備選方案很可能使用大于2位的計數器，從而實現更大范圍的計數器比率。
一般來說，本領域的技術人員會理解，對所公開的實施例的其它許多變更是可行的，只要不背離本發(fā)明各方面的精神和范圍。僅舉一個示例，較大的計數器(例如3位)可用于本文所述的時鐘丟失檢測電路的備選實施例。這些較大的計數器當然會影響檢測時鐘信號丟失時的延遲，例如在希望檢測兩個參考時鐘之間的頻率差的變化并使這些變化作為切換條件的應用中，這是符合需要的。因此，所述實施例僅作為示例。所述的基本原理不受所述特定示例的限制。本發(fā)明僅受所附權利要求書的限制。
權利要求
1.時鐘丟失檢測電路，包括第一計數器，連接成接收指示第一時鐘信號的第一信號，以及連接成提供響應所述第一信號的第一計數值；第二計數器，連接成接收指示第二時鐘信號的第二信號，以及連接成提供響應所述第二信號的第二計數值；復位電路，連接成響應所述第一計數值與所述第二計數值的組合而向所述第一和第二計數器提供復位信號；以及檢測電路，連接成確定所述第一計數值或所述第二計數值達到規(guī)定值的時間。
2.如權利要求1所述的時鐘丟失檢測電路，其特征在于，所述檢測電路提供響應達到所述規(guī)定值的所述第一計數器的第一輸出以及提供響應達到所述規(guī)定值的所述第二計數器的第二輸出。
3.如權利要求2所述的時鐘丟失檢測電路，其特征在于，如果所述第一計數器達到所述規(guī)定值，所述第一輸出指明所述第二時鐘信號出錯，以及如果所述第二計數器達到所述規(guī)定值，所述第二輸出指明所述第一時鐘信號出錯。
4.如權利要求2所述的時鐘丟失檢測電路，其特征在于，如果所述第一計數器達到所述規(guī)定值，所述第一輸出指明所述第一時鐘信號出錯，以及如果所述第二計數器達到所述規(guī)定值，所述第二輸出指明所述第二時鐘信號出錯。
5.如權利要求1所述的時鐘丟失檢測電路，其特征在于，所述規(guī)定值為3。
6.如權利要求1所述的時鐘丟失檢測電路，其特征在于，所述第一信號是所述第一時鐘信號，以及所述第二信號是所述第二時鐘信號。
7.如權利要求1所述的時鐘丟失檢測電路，其特征在于還包括第一邊緣檢測電路，連接成接收所述第一時鐘信號以及向所述第一計數器提供所述第一信號，所述第一信號指明所述第一時鐘信號的每個轉變并觸發(fā)對每個轉變的計數；以及第二邊緣檢測電路，連接成接收所述第二時鐘信號以及向所述第二計數器提供所述第二信號，所述第二信號指明所述第二時鐘信號的每個轉變并觸發(fā)對每個轉變的計數。
8.如權利要求1所述的時鐘丟失檢測電路，其特征在于，所述第一和第二計數器是2位計數器。
9.如權利要求1所述的時鐘丟失檢測電路，其特征在于所述復位電路和所述檢測電路共同包括兩個第一級邏輯電路和一個第二級邏輯電路；所述第一級邏輯電路中的第一個連接成接收所述第一計數器的計數值，以及根據所述第一計數器的所述計數值向所述第二級邏輯電路提供第一輸出位；所述第一級邏輯電路中的第二個連接成接收所述第二計數器的計數值，以及根據所述第二計數器的所述計數值向所述第二級邏輯電路提供第一輸出位；以及第二級邏輯電路連接成根據第一和第二個所述第一級邏輯電路的所述第一輸出位來提供所述復位信號。
10.如權利要求9所述的時鐘丟失檢測電路，其特征在于所述第一和第二計數器包括兩位計數器；所述第一和第二計數值均以兩個計數位的形式來提供；以及第一個和第二個所述第一級邏輯電路的所述第一輸出位至少表示所述第一和第二計數器的所述計數位的“異或”函數，以及所述復位信號至少表示第一個和第二個所述第一級邏輯電路的所述第一輸出位的“與”函數。
11.如權利要求9所述的時鐘丟失檢測電路，其特征在于所述第一和第二計數值均以計數位的形式來提供；以及第一個和第二個所述第一級邏輯電路還連接成提供第二輸出位，第一個所述第一級邏輯電路的第二輸出位至少表示所述第一計數器所提供的所述計數位的“與”函數以及指示所述第二時鐘信號是否出錯，第二個所述第一級邏輯電路的第二輸出位至少表示所述第二計數器所提供的所述計數位的“與”函數以及指示所述第一時鐘信號是否出錯。
12.一種可編程邏輯器件，包括如權利要求1所述的時鐘丟失檢測電路。
13.一種可編程邏輯器件，包括如權利要求2所述的時鐘丟失檢測電路。
14.一種可編程邏輯器件，包括如權利要求3所述的時鐘丟失檢測電路。
15.一種可編程邏輯器件，包括如權利要求4所述的時鐘丟失檢測電路。
16.一種可編程邏輯器件，包括如權利要求5所述的時鐘丟失檢測電路。
17.一種可編程邏輯器件，包括如權利要求6所述的時鐘丟失檢測電路。
18.一種可編程邏輯器件，包括如權利要求7所述的時鐘丟失檢測電路。
19.一種可編程邏輯器件，包括如權利要求8所述的時鐘丟失檢測電路。
20.一種可編程邏輯器件，包括如權利要求9所述的時鐘丟失檢測電路。
21.一種可編程邏輯器件，包括如權利要求10所述的時鐘丟失檢測電路。
22.一種可編程邏輯器件，包括如權利要求11所述的時鐘丟失檢測電路。
23.一種確定主時鐘信號丟失的方法，所述主時鐘信號屬于第一和第二時鐘信號之一，所述方法包括向第一計數器提供所述第一時鐘信號；向第二計數器提供所述第二時鐘信號；根據繼續(xù)遞增的所述第一和第二計數器向兩個計數器提供復位信號；以及如果所述第二計數器或第一計數器分別達到規(guī)定計數值而沒有復位，則把所述第一時鐘信號或第二時鐘信號標識為出錯。
24.如權利要求23所述的方法，其特征在于，所述第一和第二時鐘信號通過邊緣檢測電路提供給所述第一和第二計數器，使得所述相應的第一和第二計數器針對所述相應的第一和第二時鐘信號的每個上升和下降沿遞增。
25.如權利要求23所述的方法，其特征在于，所述第一和第二計數器包括兩位計數器，以及所述規(guī)定值為3。
26.一種時鐘丟失檢測電路，包括用于接收第一時鐘信號的部件；用于接收第二時鐘信號的部件；以及用于比較所述第一和第二時鐘信號以確定所述第一和第二時鐘信號之一相對于所述第一和第二時鐘信號中另一個是否出錯的部件。
27.一種電子裝置，包括時鐘丟失檢測電路，連接成接收指示至少第一時鐘信號和第二時鐘信號的信號，所述時鐘丟失檢測電路還連接成提供指示所述第一時鐘信號是否出錯的第一時鐘丟失信號以及指示所述第二時鐘信號是否出錯的第二時鐘丟失信號。時鐘切換電路，連接成接收所述第一時鐘丟失信號、所述第二時鐘丟失信號以及指示切換命令的切換命令信號，所述時鐘切換電路還連接成提供響應與所述第一和第二時鐘信號之一對應的所述第一和第二時鐘丟失信號之一的第一時鐘切換信號，所述第一時鐘切換信號還對所述切換命令信號進行響應；以及第一復用器，連接成接收所述第一時鐘切換信號和所述第一、第二時鐘信號，所述第一復用器還連接成向驅動所述電子裝置的至少一部分的時鐘電路提供所述第一和第二時鐘信號中選定的一個，所述第一復用器響應所述第一時鐘切換信號來選擇所述第一和第二時鐘信號之一。
28.如權利要求27所述的電子裝置，其特征在于，所述時鐘切換電路還連接成提供第二時鐘切換信號，所述電子裝置還包括第二復用器，連接成接收所述第二時鐘切換信號和所述第一、第二時鐘信號，所述第二復用器還連接成響應所述第二時鐘切換信號向所述時鐘切換電路提供所述第一和第二時鐘信號其中之一。
29.如權利要求28所述的電子裝置，其特征在于，所述第一復用器提供給所述電子裝置的所述時鐘電路的所述第一和第二時鐘信號其中之一是不同于所述第二復用器提供給所述時鐘切換電路的所述第一和第二時鐘信號其中之一的信號。
30.如權利要求27所述的電子裝置，其特征在于還包括選通電路，連接到所述第一復用器，有選擇地關閉所述第一和第二時鐘信號，使它們不提供給驅動所述電子裝置的至少一部分的所述時鐘電路；以及同步電路，連接到所述選通電路，提供響應時鐘切換的選通控制信號，使得所述第一和第二時鐘信號從主時鐘信號向輔助時鐘信號的切換序列的至少一部分期間，所述第一復用器的輸出對所述電子裝置的所述時鐘電路關閉，直到所述輔助時鐘信號為低電平為止。
31.如權利要求30所述的電子裝置，其特征在于，所述選通控制信號對所述第一時鐘切換信號進行響應，使得所述第一和第二時鐘信號在所述第一和第二時鐘信號從主時鐘信號向輔助時鐘信號切換期間對所述電子裝置的所述時鐘電路關閉，直到所述輔助時鐘信號為低電平以及所述輔助時鐘信號被所述第一復用器選擇為止。
32.如權利要求30所述的電子裝置，其特征在于，所述選通電路包括“與”門。
33.如權利要求30所述的電子裝置，其特征在于，所述同步電路包括所述切換電路的一部分。
34.如權利要求30所述的電子裝置，其特征在于，所述同步電路連接成接收至少一個同步控制信號，以及響應所述至少一個同步控制信號而提供所述選通控制信號，使得在所述切換序列的至少一部分期間，當所述主時鐘信號為低電平時開始關閉所述第一復用器的輸出。
35.如權利要求27所述的電子裝置，其特征在于，所述第一時鐘切換信號對所述第一和第二時鐘丟失信號之一的響應可有選擇地禁用。
36.一種在電子裝置中時鐘丟失檢測和切換的方法，包括向時鐘丟失檢測電路提供第一和第二時鐘信號；確定所述第一和第二時鐘信號中的主時鐘信號是否出錯；向時鐘切換電路提供指示所述第一和第二時鐘信號中的主時鐘信號是否出錯的第一信號；向所述時鐘切換電路提供指示時鐘切換命令的第二信號；以及響應所述第一信號或者所述第二信號，發(fā)起時鐘切換序列，從所述第一和第二時鐘信號中的所述主時鐘信號切換到輔助時鐘信號。
37.如權利要求36所述的方法，其特征在于還包括向所述時鐘切換電路提供所述輔助時鐘信號，用于在發(fā)起所述時鐘切換序列之前運行所述時鐘切換電路。
38.如權利要求36所述的方法，其特征在于，上述提供的方式使得在所述輔助時鐘信號出錯時不出現向所述輔助時鐘信號的時鐘切換。
39.如權利要求36所述的方法，其特征在于，所述切換序列包括使所述第一和第二時鐘信號對所述電子裝置的時鐘電路關閉；把時鐘信號選擇從所述主時鐘信號切換到所述輔助時鐘信號；在所述輔助時鐘信號的低電平值期間向所述電子裝置的所述時鐘電路提供所述輔助時鐘信號。
40.如權利要求39所述的方法，其特征在于，切換時鐘信號選擇出現在所述輔助時鐘信號的低電平值期間。
41.如權利要求39所述的方法，其特征在于還包括響應同步信號，在所述主時鐘信號的低電平值期間對所述電子裝置的時鐘電路關閉所述第一和第二時鐘信號。
42.如權利要求36所述的方法，其特征在于，響應所述第一信號而發(fā)起時鐘切換序列可有選擇地禁用。
43.一種電子裝置，包括時鐘丟失檢測電路；以及時鐘切換電路，對所述時鐘丟失檢測電路以及所述時鐘丟失檢測電路外部的附加切換命令信號發(fā)送電路進行響應。
44.一種電子裝置，包括時鐘丟失檢測部件；時鐘切換部件；以及所述時鐘切換部件外部的切換命令部件；其中所述時鐘切換部件對所述時鐘丟失檢測部件和所述時鐘切換部件進行響應。
45.如權利要求44所述的電子裝置，其特征在于，所述時鐘切換部件包括用于從主時鐘切換到所述輔助時鐘期間與輔助時鐘同步的同步部件。
46.如權利要求45所述的電子裝置，其特征在于，所述同步部件用于從所述主時鐘切換到所述輔助時鐘期間與所述主時鐘和所述輔助時鐘同步。
47.一種時鐘丟失檢測電路，包括第一計數器，連接成接收指示第一時鐘信號的第一信號，以及連接成提供響應所述第一信號的第一計數值；第二計數器，連接成接收指示第二時鐘信號的第二信號，以及連接成提供響應所述第二信號的第二計數值；復位電路，連接成響應所述第一計數值和所述第二計數值的組合而向所述第一和第二計數器提供復位信號；以及檢測電路，連接成確定所述第一計數值和所述第二計數值之比超過規(guī)定值的時間。
48.如權利要求47所述的時鐘丟失檢測電路，其特征在于所述規(guī)定值是第一規(guī)定值，以及所述檢測電路確定所述比率超過所述第一規(guī)定值的時間；以及所述檢測電路還連接成確定所述比率下降到第二規(guī)定值以下的時間。
49.如權利要求47所述的時鐘丟失檢測電路，其特征在于，所述檢測電路提供響應超過所述規(guī)定值的所述比率的輸出。
50.如權利要求48所述的時鐘丟失檢測電路，其特征在于，所述檢測電路提供響應超過所述第一規(guī)定值或者低于所述第二規(guī)定值的所述比率的輸出。
51.一種確定時鐘信號丟失的方法，所述時鐘信號是第一和第二時鐘信號其中之一，所述方法包括在所述第一時鐘信號的每個周期中測試所述第二時鐘信號的至少一個轉變；以及在所述第一時鐘信號的一個或多個周期中沒有出現所述第二時鐘信號的至少一個轉變時產生指明所述第二時鐘信號出錯的第一時鐘出錯信號。
52.如權利要求51所述的方法，其特征在于還包括在所述第二時鐘信號的每個周期中測試所述第一時鐘信號的至少一個轉變；以及在所述第一時鐘信號的一個或多個周期中沒有出現所述第一時鐘信號的至少一個轉變時產生指明所述第一時鐘信號出錯的第二時鐘出錯信號。
全文摘要
在一個方面，一個實施例提供一種時鐘丟失檢測和切換電路及方法，其中時鐘切換對主信號丟失以及對附加切換命令信號發(fā)送進行響應。在另一個方面，一個實施例提供一種時鐘丟失檢測電路和方法，它利用計數器和復位信號來比較主時鐘和輔助時鐘信號。
文檔編號H04L7/00GK1571957SQ02819095
公開日2005年1月26日 申請日期2002年8月5日 優(yōu)先權日2001年8月3日
發(fā)明者G·斯塔爾, E·奧恩 申請人:阿爾特拉公司