時(shí)鐘同步方法
【專利摘要】本發(fā)明提供一種時(shí)鐘同步方法。在本發(fā)明的時(shí)鐘同步方法中，在下位層模塊的分頻時(shí)鐘的時(shí)鐘樹的起點(diǎn)配置第1同步FF，并獲取從基準(zhǔn)時(shí)鐘和分頻時(shí)鐘的分支點(diǎn)至第1同步FF為止的基準(zhǔn)時(shí)鐘的延遲時(shí)間的最大值。將第2同步FF之間的基準(zhǔn)時(shí)鐘的延遲時(shí)間的最大值確定為不到基準(zhǔn)時(shí)鐘的半個(gè)周期的時(shí)間。根據(jù)分頻時(shí)鐘的延遲時(shí)間的最大值以及第2同步FF之間的基準(zhǔn)時(shí)鐘的延遲時(shí)間的最大值確定第2同步FF的級數(shù)。將從分支點(diǎn)開始的延遲時(shí)間的目標(biāo)值確定為第2同步FF之間的基準(zhǔn)時(shí)鐘的延遲時(shí)間的最大值以下的延遲時(shí)間，并在延遲時(shí)間成為延遲時(shí)間的目標(biāo)值的位置配置第2同步FF及鎖存器。
【專利說明】
時(shí)鐘同步方法
技術(shù)領(lǐng)域
[0001]本發(fā)明涉及一種使從頂層模塊(block)所具備的時(shí)鐘生成電路供給至多個(gè)下位層模塊各自所具備的終端FF(觸發(fā)器)的基準(zhǔn)時(shí)鐘及分頻時(shí)鐘的相位同步的時(shí)鐘同步方法。
【背景技術(shù)】
[0002]在大規(guī)模半導(dǎo)體集成電路的布局設(shè)計(jì)中，使用分層布局設(shè)計(jì)方法。在分層布局設(shè)計(jì)方法中，半導(dǎo)體集成電路的大部分電路被分割成多個(gè)下位層模塊，并進(jìn)行各下位層模塊的布局設(shè)計(jì)。之后或者同時(shí)，進(jìn)行除下位層模塊以外的頂層模塊的布局設(shè)計(jì)，各下位層模塊上連接有時(shí)鐘信號，且各下位層模塊之間連接有配線。
[0003]在下位層模塊及頂層模塊的布局設(shè)計(jì)中，為了將時(shí)鐘信號供給至各下位層模塊所具備的龐大數(shù)量的FF群，使用一種被稱作時(shí)鐘樹綜合的方法。時(shí)鐘樹綜合是一種使從頂層模塊的時(shí)鐘信號的起點(diǎn)經(jīng)由各個(gè)路徑到達(dá)各下位層模塊所具備的所有FF為止的時(shí)鐘信號的延遲時(shí)間一致(使相位同步)的功能。
[0004]在分層布局設(shè)計(jì)方法中，時(shí)鐘配線跨越在頂層模塊和各下位層模塊之間，因此在各下位層模塊內(nèi)進(jìn)行下游部分的時(shí)鐘樹生成。然后，在該結(jié)果的基礎(chǔ)上，在頂層模塊內(nèi)進(jìn)行上游部分的時(shí)鐘樹生成，并進(jìn)行頂層模塊內(nèi)時(shí)鐘信號的延遲時(shí)間的調(diào)整，以使從時(shí)鐘信號的起點(diǎn)至各下位層模塊的所有FF為止的時(shí)鐘信號的延遲時(shí)間一致。
[0005]在半導(dǎo)體集成電路中，由于制造時(shí)的工藝偏差和/或動作時(shí)的電壓/溫度偏差等，各信號的延遲時(shí)間會發(fā)生變動。在進(jìn)行布局設(shè)計(jì)時(shí)，將時(shí)序設(shè)計(jì)成即使各信號的延遲時(shí)間發(fā)生偏差電路也會正常動作。具體而言，這種信號的延遲時(shí)間的偏差被稱作0CV(0n ChipVariat1n，芯片上變異)，將時(shí)序設(shè)計(jì)成即使半導(dǎo)體集成電路包含該OCV量的裕度也會正常動作。
[0006]另外，在大規(guī)模集成電路中，基準(zhǔn)時(shí)鐘由來的分頻時(shí)鐘群大多是由頂層模塊所具備的時(shí)鐘生成電路生成，并被分配至各下位層模塊。其結(jié)果，基準(zhǔn)時(shí)鐘和分頻時(shí)鐘在時(shí)鐘樹的上游側(cè)被分支，分支點(diǎn)之后的基準(zhǔn)時(shí)鐘以及分頻時(shí)鐘的路徑往往會變長。由于分支點(diǎn)之后的長的時(shí)鐘路徑分別各自產(chǎn)生偏差，因此應(yīng)考慮的時(shí)序裕度變?yōu)榇蟮闹担瑫r(shí)序設(shè)計(jì)難以進(jìn)行。
[0007]圖6是表示現(xiàn)有半導(dǎo)體集成電路的結(jié)構(gòu)的一例的示意圖。該圖所示的半導(dǎo)體集成電路70是通過分層布局設(shè)計(jì)方法所設(shè)計(jì)的電路，其具備3個(gè)下位層模塊A、B、C，以及除了該下位層模塊A、B、C以外的頂層模塊。另外，頂層模塊具備時(shí)鐘生成電路12，時(shí)鐘生成電路12具備PLL電路14和分頻電路16。
[0008]半導(dǎo)體集成電路70中，在時(shí)鐘生成電路12中通過PLL電路14生成基準(zhǔn)時(shí)鐘15，從PLL電路14輸出的基準(zhǔn)時(shí)鐘15被分頻電路16分頻而生成分頻時(shí)鐘17?；鶞?zhǔn)時(shí)鐘15及分頻時(shí)鐘17從時(shí)鐘生成電路12供給至下位層模塊A、B、C所具備的與基準(zhǔn)時(shí)鐘15同步動作的所有第I終端FFl 8、以及與分頻時(shí)鐘17同步動作的所有第2終端FF20。
[0009]在進(jìn)行半導(dǎo)體集成電路70的布局設(shè)計(jì)時(shí)，在分層布局設(shè)計(jì)方法中，首先，在下位層模塊A、B、C生成基準(zhǔn)時(shí)鐘的時(shí)鐘樹19以及分頻時(shí)鐘的時(shí)鐘樹21 (圖6中以三角框表示時(shí)鐘樹)。下位層模塊A、B、C的大小和第I終端FF18及第2終端FF20的個(gè)數(shù)按照每個(gè)模塊而不同，因此時(shí)鐘樹的延遲時(shí)間不同。在圖示例的情況下，下位層模塊A、B、C內(nèi)的基準(zhǔn)時(shí)鐘的時(shí)鐘樹19及分頻時(shí)鐘的時(shí)鐘樹21的延遲時(shí)間分別為2ns、7ns、5ns。
[0010]接著，在頂層模塊生成基準(zhǔn)時(shí)鐘15及分頻時(shí)鐘17的時(shí)鐘樹。此時(shí)，調(diào)整頂層模塊的基準(zhǔn)時(shí)鐘15以及分頻時(shí)鐘17的時(shí)鐘樹的延遲時(shí)間，以消除下位層模塊A、B、C內(nèi)的基準(zhǔn)時(shí)鐘的時(shí)鐘樹19及分頻時(shí)鐘的時(shí)鐘樹21的延遲時(shí)間的偏差。在圖示例的情況下，從時(shí)鐘生成電路12至下位層模塊A、B、C為止的基準(zhǔn)時(shí)鐘15以及分頻時(shí)鐘17的時(shí)鐘樹的延遲時(shí)間分別為10ns、5ns、7nso
[0011]由此，從基準(zhǔn)時(shí)鐘15和分頻時(shí)鐘17的分支點(diǎn)13至下位層模塊A、B、C的各第I終端FF18及第2終端FF20為止的延遲時(shí)間被統(tǒng)一為12ns，能夠使下位層模塊A、B、C的所有第I終端FFl 8以及第2終端FF20同步動作。
[0012]然而，此時(shí)的問題在于，基準(zhǔn)時(shí)鐘15及分頻時(shí)鐘17的時(shí)序裕度過大，設(shè)計(jì)困難。由于在時(shí)鐘生成電路12中從基準(zhǔn)時(shí)鐘15中分支的分頻時(shí)鐘17供給至下位層模塊A、B、C，因此基準(zhǔn)時(shí)鐘15和分頻時(shí)鐘17的分支點(diǎn)13之后的12ns量的時(shí)鐘路徑成為OCV偏差的對象。
[0013]如圖7所示，基準(zhǔn)時(shí)鐘15的周期為5ns，即基準(zhǔn)時(shí)鐘15被2分頻的分頻時(shí)鐘17的周期為1ns時(shí)，需要例如超過基準(zhǔn)時(shí)鐘15的I個(gè)周期的大的時(shí)序裕度，該例子中需要基準(zhǔn)時(shí)鐘15及分頻時(shí)鐘17的上升時(shí)間的前后各6ns總計(jì)12ns的時(shí)序裕度，布局設(shè)計(jì)非常困難。
[0014]為了解決該問題，如圖8所示，將同步FF41配置于分頻時(shí)鐘17的路徑上的各下位層模塊A、B、C附近的位置。所述同步FF41與基準(zhǔn)時(shí)鐘15同步而將分頻時(shí)鐘17作為數(shù)據(jù)信號接收并以基準(zhǔn)時(shí)鐘重新進(jìn)行輸出。
[0015]由此，分支點(diǎn)從基準(zhǔn)時(shí)鐘15和分頻時(shí)鐘17的分支點(diǎn)13移至各下位層模塊A、B、C附近的分支點(diǎn)37，如圖9所示，能夠一定程度上減小時(shí)序裕度。在該例子的情況下，能夠?qū)r(shí)序裕度設(shè)為總計(jì)8ns。
[0016]另外，如圖10所示，通過將同步FF41移至各下位層模塊A、B、C的內(nèi)部的第2終端FF20附近的位置，能夠?qū)⒎种c(diǎn)從基準(zhǔn)時(shí)鐘15和分頻時(shí)鐘17的分支點(diǎn)13移至各下位層模塊A、B、C的內(nèi)部的第2終端FF20附近的分支點(diǎn)39，如圖11所示，能夠進(jìn)一步減小時(shí)序裕度。在該例子的情況下，能夠設(shè)為總計(jì)4ns。
[0017]然而，此時(shí)的問題在于，配置于時(shí)鐘路徑的同步FF41的時(shí)序設(shè)計(jì)變得困難。
[0018]如圖12所示，供給至同步FF41的基準(zhǔn)時(shí)鐘15的延遲時(shí)間大多成為比基準(zhǔn)時(shí)鐘15的I個(gè)周期更長的延遲時(shí)間。在該例子的情況下，從時(shí)鐘生成電路12內(nèi)部的基準(zhǔn)時(shí)鐘15和分頻時(shí)鐘17的分支點(diǎn)13至各下位層模塊A、B、C的內(nèi)部的同步FF41為止的基準(zhǔn)時(shí)鐘15的延遲時(shí)間分別成為I Ins、7ns、9ns。
[0019]在同步FF41的時(shí)鐘路徑的基準(zhǔn)時(shí)鐘15發(fā)生超過這種基準(zhǔn)時(shí)鐘15的周期的延遲，意味著在并行的數(shù)據(jù)路徑的分頻時(shí)鐘17大多也發(fā)生同等程度的延遲。若數(shù)據(jù)路徑的延遲時(shí)間超過周期，則在有些情況下會無法滿足同步設(shè)計(jì)的建立(setup)約束。因此，需要如圖13所示在數(shù)據(jù)路徑上增加多級同步FF41，以將數(shù)據(jù)路徑的延遲時(shí)間限制在基準(zhǔn)時(shí)鐘15的I個(gè)周期的時(shí)間以內(nèi)。
[0020]然而，即使增加多個(gè)同步FF41來使數(shù)據(jù)路徑的延遲時(shí)間限制在I個(gè)周期以內(nèi)，也難以滿足保持(hold)約束。
[0021 ]以下，對滿足保持約束的難度進(jìn)行說明。
[0022]首先，如圖14所示，考慮對于I個(gè)下位層模塊的同步FF41群的時(shí)序設(shè)計(jì)。
[0023]若對象僅為這些同步FF41群，則如圖15所示，在從基準(zhǔn)時(shí)鐘和分頻時(shí)鐘的分支點(diǎn)起至所有同步FF41為止的基準(zhǔn)時(shí)鐘的路徑上插入緩沖器45來統(tǒng)一延遲時(shí)間(消除時(shí)鐘偏差)，由此能夠滿足建立/保持約束。
[0024]另一方面，如上述的例子，當(dāng)存在3個(gè)下位層模塊A、B、C且各延遲時(shí)間為llns、7ns、9ns不同時(shí)，通常使延遲的時(shí)鐘延遲與3個(gè)值中最大的11ns對齊，以免引起數(shù)據(jù)的穿透。
[0025]然而，此時(shí)的問題在于，通過使構(gòu)成分頻電路的FF及所有同步FF41群的延遲時(shí)間與最遲的時(shí)間統(tǒng)一，在基準(zhǔn)時(shí)鐘的路徑上增加的緩沖器45的數(shù)量龐大，布局面積及消耗電力增加。另外，若基準(zhǔn)時(shí)鐘的延遲時(shí)間的最大值和最小值之差超過基準(zhǔn)時(shí)鐘的I個(gè)周期，則會超過同步設(shè)計(jì)能夠應(yīng)對的時(shí)間寬度，因此時(shí)序設(shè)計(jì)不再成立。
[0026]因此，會發(fā)生以使基準(zhǔn)時(shí)鐘的延遲時(shí)間與最遲的時(shí)間統(tǒng)一的方法所無法應(yīng)對的情況，這是個(gè)問題。因此，如圖16所示，需要對于局部或整體，在使基準(zhǔn)時(shí)鐘的延遲時(shí)間錯(cuò)開的同時(shí)滿足建立/保持約束。
[0027]接著，對于在使基準(zhǔn)時(shí)鐘的延遲時(shí)間錯(cuò)開的同時(shí)滿足建立/保持約束的難度進(jìn)行說明。
[0028]半導(dǎo)體集成電路需要以動作保證范圍內(nèi)的各種溫度、電壓、工藝條件進(jìn)行動作，因此需要考慮基于各種動作環(huán)境的信號的延遲變動。為了不引起數(shù)據(jù)的穿透，如圖17A及圖17B所示，必須通過緩沖器47使從前級的FFA輸出的數(shù)據(jù)Q延遲，并在后級的FFB的時(shí)鐘CLK上升之后改變FFB的數(shù)據(jù)D。因此，在該結(jié)構(gòu)的情況下，需要使基于數(shù)據(jù)系統(tǒng)的緩沖器47的延遲時(shí)間大于基于時(shí)鐘系統(tǒng)的緩沖器49的延遲時(shí)間。
[0029]各單元的延遲時(shí)間隨著動作環(huán)境而變動，但由于緩沖器47、49的延遲時(shí)間大，因此數(shù)據(jù)路徑的延遲變動幅度大。由于時(shí)鐘路徑也會延遲變動，因此在考慮兩者的路徑的延遲變動的基礎(chǔ)上進(jìn)行滿足建立/保持約束的時(shí)序設(shè)計(jì)較困難。在實(shí)際的半導(dǎo)體集成電路的布局設(shè)計(jì)中，通常會產(chǎn)生多次對時(shí)序設(shè)計(jì)進(jìn)行再調(diào)整的需要。
[0030]在此，作為與本發(fā)明具有關(guān)聯(lián)性的現(xiàn)有技術(shù)文獻(xiàn)有如下專利文獻(xiàn):專利文獻(xiàn)1(日本特開2002-76127號公報(bào))，涉及一種半導(dǎo)體集成電路進(jìn)一步涉及一種半導(dǎo)體芯片上的同步用的時(shí)鐘信號的分配方式；專利文獻(xiàn)2(日本特開2002-158286號公報(bào))，涉及控制時(shí)鐘分配的半導(dǎo)體集成電路等；專利文獻(xiàn)3(日本特開2001-320022號公報(bào))，涉及一種在多相時(shí)鐘分配于內(nèi)部電路的集成電路中的時(shí)鐘分配方式；以及專利文獻(xiàn)4(日本特開平9-51255號公報(bào))，涉及一種通過將基準(zhǔn)時(shí)鐘進(jìn)行分頻來延遲從而生成多個(gè)延遲時(shí)鐘的時(shí)鐘生成電路，等專利文獻(xiàn)。

【發(fā)明內(nèi)容】

[0031]本發(fā)明的目的在于，提供一種能夠消除上述現(xiàn)有技術(shù)的問題，大幅削減為了使基準(zhǔn)時(shí)鐘和分頻時(shí)鐘同步所需的時(shí)序裕度，且使時(shí)序設(shè)計(jì)變得容易的時(shí)鐘同步方法。
[0032]為實(shí)現(xiàn)上述目的，本發(fā)明提供一種時(shí)鐘同步方法，該方法從頂層模塊所具備的時(shí)鐘生成電路經(jīng)由多個(gè)下位層模塊各自所具備的基準(zhǔn)時(shí)鐘的時(shí)鐘樹以及上述基準(zhǔn)時(shí)鐘被分頻的分頻時(shí)鐘的時(shí)鐘樹，使上述基準(zhǔn)時(shí)鐘以及上述分頻時(shí)鐘的相位同步，上述基準(zhǔn)時(shí)鐘以及上述分頻時(shí)鐘供給至與上述基準(zhǔn)時(shí)鐘同步動作的第I終端FF以及與上述分頻時(shí)鐘同步動作的第2終端FF，上述時(shí)鐘同步方法的特征在于，具備如下步驟:
[0033]在各上述下位層模塊的分頻時(shí)鐘的時(shí)鐘樹的起點(diǎn)配置第I同步FF，其中，上述第I同步FF與從各上述下位層模塊所具備的基準(zhǔn)時(shí)鐘的時(shí)鐘樹輸入的基準(zhǔn)時(shí)鐘同步而將上述分頻時(shí)鐘作為數(shù)據(jù)信號來保持，并以被保持的上述分頻時(shí)鐘的數(shù)據(jù)信號作為數(shù)據(jù)輸入，且與各上述下位層模塊所具備的基準(zhǔn)時(shí)鐘的時(shí)鐘樹的起點(diǎn)連接；
[0034]求出從上述基準(zhǔn)時(shí)鐘和上述分頻時(shí)鐘的分支點(diǎn)至各上述下位層模塊的第I同步FF為止的基準(zhǔn)時(shí)鐘的延遲時(shí)間，并獲取上述基準(zhǔn)時(shí)鐘的延遲時(shí)間的最大值；
[0035]將在各上述下位層模塊的分頻時(shí)鐘的配線路徑上串聯(lián)配置的多個(gè)第2同步FF之間的基準(zhǔn)時(shí)鐘的延遲時(shí)間的最大值確定為不到上述基準(zhǔn)時(shí)鐘的半個(gè)周期的時(shí)間；
[0036]以用在將上述基準(zhǔn)時(shí)鐘的延遲時(shí)間的最大值除以上述第2同步FF之間的基準(zhǔn)時(shí)鐘的延遲時(shí)間的最大值而得到的除算結(jié)果的值以上且為上述分頻時(shí)鐘的分頻數(shù)的倍數(shù)的值對各上述下位層模塊的分頻時(shí)鐘的配線路徑進(jìn)行分割的方式確定第2同步FF的級數(shù)，其中，上述第2同步FF在各上述下位層模塊的分頻時(shí)鐘的配線路徑上串聯(lián)配置，且與上述基準(zhǔn)時(shí)鐘同步而將上述分頻時(shí)鐘作為數(shù)據(jù)信號來依次保持；
[0037]將從上述基準(zhǔn)時(shí)鐘和上述分頻時(shí)鐘的分支點(diǎn)至各上述下位層模塊的各第2同步FF以及第I同步FF為止的延遲時(shí)間的目標(biāo)值確定為上述第2同步FF之間的基準(zhǔn)時(shí)鐘的延遲時(shí)間的最大值以下的延遲時(shí)間；
[0038]在分頻時(shí)鐘的配線路徑上的位置配置已確定級數(shù)的各上述第2同步FF，其中，該分頻時(shí)鐘以從上述基準(zhǔn)時(shí)鐘和上述分頻時(shí)鐘的分支點(diǎn)至各上述下位層模塊的已確定級數(shù)的各上述第2同步FF以及第I同步FF為止的延遲時(shí)間為上述延遲時(shí)間的目標(biāo)值；
[0039]在上述分頻時(shí)鐘的配線路徑上的各第2同步FF的后方配置鎖存器，其中，上述鎖存器在與前級的上述第2同步FF的時(shí)鐘輸入端子連接的基準(zhǔn)時(shí)鐘的低電平期間，使上述前級的第2同步FF的輸出信號通過；以及
[0040]將與各上述下位層模塊的第I級的第2同步FF的時(shí)鐘輸入端子連接的基準(zhǔn)時(shí)鐘延遲了至各上述第2同步FF為止的延遲時(shí)間的目標(biāo)值份的延遲基準(zhǔn)時(shí)鐘連接于各上述第2同步FF的時(shí)鐘輸入端子，并將與最后一級的上述第2同步FF連接的延遲基準(zhǔn)時(shí)鐘連接于上述基準(zhǔn)時(shí)鐘的時(shí)鐘樹的起點(diǎn)。
[0041 ]發(fā)明效果
[0042]在本發(fā)明中，通過將第I同步FF配置于下位層模塊的分頻時(shí)鐘的時(shí)鐘樹的起點(diǎn)，能夠使基準(zhǔn)時(shí)鐘和分頻時(shí)鐘的分支點(diǎn)移至第I同步FF上的基準(zhǔn)時(shí)鐘和分頻時(shí)鐘的分支點(diǎn)，并縮短從分支點(diǎn)至第2終端FF為止的配線距離，因此能夠減小時(shí)序裕度，使時(shí)序設(shè)計(jì)變得容易O
[0043]另外，根據(jù)本發(fā)明，通過在第2同步FF的后方增加鎖存器，例如在基準(zhǔn)時(shí)鐘的高電平期間由鎖存器保持并輸出在基準(zhǔn)時(shí)鐘的上升沿使第2同步FF通過了的分頻時(shí)鐘的數(shù)據(jù)信號。由此，分頻時(shí)鐘開始變化的時(shí)刻可靠地被延遲基準(zhǔn)時(shí)鐘的半個(gè)周期的時(shí)間，因此無需通過緩沖器確保延遲時(shí)間，從而時(shí)序設(shè)計(jì)變得容易。
【附圖說明】
[0044]圖1是表示應(yīng)用本發(fā)明的時(shí)鐘同步方法而設(shè)計(jì)的半導(dǎo)體集成電路的結(jié)構(gòu)的一個(gè)實(shí)施方式的電路圖。
[0045]圖2是表示本發(fā)明的時(shí)鐘同步方法的各工序的一例的流程圖。
[0046]圖3是表示圖1所示半導(dǎo)體集成電路中單元之間的延遲時(shí)間的一例的示意圖。
[0047]圖4是表示基準(zhǔn)時(shí)鐘及分頻時(shí)鐘從時(shí)鐘生成電路供給至6個(gè)下位層模塊時(shí)的一例的框圖。
[0048]圖5A是表示圖1所示時(shí)鐘同步電路的局部結(jié)構(gòu)的一例的電路圖，圖5B是表示圖5A所示電路的動作的一例的時(shí)序圖。
[0049]圖6是表示現(xiàn)有半導(dǎo)體集成電路的結(jié)構(gòu)的一例的示意圖。
[0050]圖7是表示圖6所示半導(dǎo)體集成電路的動作的一例的時(shí)序圖。
[0051 ]圖8是表示現(xiàn)有半導(dǎo)體集成電路的結(jié)構(gòu)的另一例的示意圖。
[0052 ]圖9是表示圖8所示半導(dǎo)體集成電路的動作的一例的時(shí)序圖。
[0053]圖1O是表示現(xiàn)有半導(dǎo)體集成電路的結(jié)構(gòu)的另一例的示意圖。
[0054]圖11是表示圖1O所示半導(dǎo)體集成電路的動作的一例的時(shí)序圖。
[0055 ]圖12是表示圖1O所示半導(dǎo)體集成電路中單元之間的延遲時(shí)間的一例的示意圖。
[0056]圖13是表示現(xiàn)有半導(dǎo)體集成電路的結(jié)構(gòu)的另一例的示意圖。
[0057]圖14是表不圖13所不時(shí)鐘同步電路的局部結(jié)構(gòu)的一例的電路圖。
[0058]圖15是表不圖13所不時(shí)鐘同步電路的局部結(jié)構(gòu)的另一例的電路圖。
[0059 ]圖16是表不圖13所不時(shí)鐘同步電路的局部結(jié)構(gòu)的另一例的電路圖。
[0060]圖17A是表示圖16所示時(shí)鐘同步電路的局部結(jié)構(gòu)的一例的電路圖，圖17B是表示圖17A所示電路的動作的一例的時(shí)序圖。
【具體實(shí)施方式】
[0061]以下，根據(jù)附圖所示的優(yōu)選實(shí)施方式，詳細(xì)說明本發(fā)明的時(shí)鐘同步方法。
[0062]圖1是表示應(yīng)用本發(fā)明的時(shí)鐘同步方法而設(shè)計(jì)的半導(dǎo)體集成電路的結(jié)構(gòu)的一個(gè)實(shí)施方式的電路圖。該圖所示的半導(dǎo)體集成電路10是應(yīng)用本發(fā)明的時(shí)鐘同步方法并通過分層布局設(shè)計(jì)方法所設(shè)計(jì)的電路，其具備3個(gè)下位層模塊A、B、C、以及除了該下位層模塊A、B、C以外的頂層模塊。
[0063]頂層模塊具備時(shí)鐘生成電路12，時(shí)鐘生成電路12具備生成恒定周期(頻率)的基準(zhǔn)時(shí)鐘15的PLL電路14、以及將通過PLL電路14生成的基準(zhǔn)時(shí)鐘15進(jìn)行η分頻(η為2以上的整數(shù))來生成分頻時(shí)鐘17的分頻電路16。
[0064]應(yīng)予說明，圖示例的分頻電路16中在將基準(zhǔn)時(shí)鐘15進(jìn)行分頻的分頻器的后方設(shè)置有鎖存器，該鎖存器與后述的鎖存器42相同，在輸入到分頻器的基準(zhǔn)時(shí)鐘15的低電平期間使數(shù)據(jù)通過。該鎖存器并非必需，但設(shè)置該鎖存器也無妨。
[0065]各下位層模塊A、B、C具備與基準(zhǔn)時(shí)鐘15同步動作的第I終端FF18、與分頻時(shí)鐘17同步動作的第2終端FF20、以及在各下位層模塊A、B、C的內(nèi)部使用的基準(zhǔn)時(shí)鐘的時(shí)鐘樹19以及分頻時(shí)鐘的時(shí)鐘樹21 (圖1中以三角框表示時(shí)鐘樹)。
[0066]接著，時(shí)鐘同步電路使從時(shí)鐘生成電路12經(jīng)由各下位層模塊A、B、C所具備的基準(zhǔn)時(shí)鐘的時(shí)鐘樹19以及分頻時(shí)鐘的時(shí)鐘樹21供給至第I終端FF18和第2終端FF20的基準(zhǔn)時(shí)鐘以及分頻時(shí)鐘的相位同步，且具備與各下位層模塊A、B、C對應(yīng)的第I時(shí)鐘同步電路22、第2時(shí)鐘同步電路24和第3時(shí)鐘同步電路26。
[0067]第I時(shí)鐘同步電路22具備5級的基本同步電路28、30、32、34、36、第I同步FF38、以及將基準(zhǔn)時(shí)鐘15延遲的緩沖器44。第I級?第4級的基本同步電路28、30、32、34以及緩沖器44配置于頂層模塊，第5級的基本同步電路36以及第I同步FF38配置于下位層模塊A的內(nèi)部。
[0068]第I級的基本同步電路28具備第2同步FF40及鎖存器42?；鶞?zhǔn)時(shí)鐘15從時(shí)鐘生成電路12的PLL電路14輸入到第2同步FF40的時(shí)鐘輸入端子，分頻時(shí)鐘17從分頻電路16輸入到第2同步FF40的數(shù)據(jù)輸入端子。輸入到第2同步FF40的時(shí)鐘輸入端子的基準(zhǔn)時(shí)鐘15的反轉(zhuǎn)輸入到鎖存器42的時(shí)鐘輸入端子，第2同步FF40的輸出信號輸入到鎖存器42的數(shù)據(jù)輸入端子。
[0069]第2同步FF40與基準(zhǔn)時(shí)鐘15的上升同步而保持分頻時(shí)鐘17(重新保持)。
[0070]鎖存器42在基準(zhǔn)時(shí)鐘為低電平期間，使前級的第2同步FF40的輸出信號通過，并在基準(zhǔn)時(shí)鐘為高電平期間，保持已通過的第2同步FF40的輸出信號。
[0071]應(yīng)予說明，在圖1的例子中，在鎖存器42的后方設(shè)置有緩沖器。該緩沖器并非必需，但在鎖存器42的后方設(shè)置緩沖器也無妨。
[0072]第2級?第5級的基本同步電路30、32、34、36與第I級的基本同步電路28為相同的結(jié)構(gòu)，前級的基本同步電路28、30、32、34的鎖存器42的輸出信號分別輸入到第2同步FF40的數(shù)據(jù)輸入端子，基準(zhǔn)時(shí)鐘15通過緩沖器44依次延遲了恒定延遲時(shí)間份的延遲基準(zhǔn)時(shí)鐘及其反轉(zhuǎn)輸入到第2同步FF40的時(shí)鐘輸入端子及鎖存器42的時(shí)鐘輸入端子。
[0073]在下位層模塊A的內(nèi)部使用的基準(zhǔn)時(shí)鐘從基準(zhǔn)時(shí)鐘15的時(shí)鐘樹19輸入到第I同步FF38的時(shí)鐘輸入端子，第5級的基本同步電路36的鎖存器42的輸出信號輸入到第I同步FF38的數(shù)據(jù)輸入端子。
[0074]第I同步FF38與在下位層模塊A的內(nèi)部使用的基準(zhǔn)時(shí)鐘的上升同步而保持第5級的基本同步電路36的鎖存器的輸出信號。
[0075]另外，輸入到第5級的基本同步電路36的第2同步FF40的時(shí)鐘輸入端子的延遲基準(zhǔn)時(shí)鐘作為在下位層模塊A的內(nèi)部使用的基準(zhǔn)時(shí)鐘而輸入到基準(zhǔn)時(shí)鐘的時(shí)鐘樹19的起點(diǎn)(輸入端子)，第I同步FF38的輸出信號作為在下位層模塊A的內(nèi)部使用的分頻時(shí)鐘而輸入到分頻時(shí)鐘的時(shí)鐘樹21的起點(diǎn)。
[0076]第2及第3時(shí)鐘同步電路24、26與第I時(shí)鐘同步電路22為相同的結(jié)構(gòu)。
[0077]在半導(dǎo)體集成電路10中，在頂層模塊中，通過時(shí)鐘生成電路12的PLL電路14生成恒定周期的基準(zhǔn)時(shí)鐘15，通過分頻電路16，基準(zhǔn)時(shí)鐘15被η分頻而生成分頻時(shí)鐘17。
[0078]接著，通過與各下位層模塊A、B、C對應(yīng)的緩沖器44，生成基準(zhǔn)時(shí)鐘15依次延遲的延遲基準(zhǔn)時(shí)鐘，并經(jīng)由基準(zhǔn)時(shí)鐘的時(shí)鐘樹19供給到所有的第I終端FF18。
[0079]另外，通過與各下位層模塊A、B、C對應(yīng)的時(shí)鐘同步電路的第I級的基本同步電路28的第2同步FF40，與基準(zhǔn)時(shí)鐘15的上升同步地，分頻時(shí)鐘17作為數(shù)據(jù)信號而被保持，接著，通過鎖存器42，在輸入到第2同步FF40的基準(zhǔn)時(shí)鐘15的高電平期間，第2同步FF40的輸出信號被保持，從而第2同步FF40的輸出信號被延遲基準(zhǔn)時(shí)鐘15的半個(gè)周期的時(shí)間。
[0080]同樣地，通過第2級的基本同步電路30的第2同步FF40，第I級的基本同步電路28的鎖存器42的輸出信號會被保持從通過緩沖器44延遲的延遲基準(zhǔn)時(shí)鐘的上升至下降為止的半個(gè)周期，接著，在延遲基準(zhǔn)時(shí)鐘的高電平期間，通過鎖存器42，第2同步FF40的輸出信號被延遲延遲基準(zhǔn)時(shí)鐘的半個(gè)周期的時(shí)間。第3級?第5級的基本同步電路32、34、36也同樣地進(jìn)行動作。
[0081 ] 并且，通過第I同步FF38，與從基準(zhǔn)時(shí)鐘的時(shí)鐘樹19輸入的基準(zhǔn)時(shí)鐘的上升同步地，第5級的基本同步電路36的鎖存器42的輸出信號作為數(shù)據(jù)信號而被保持，第I同步FF38的輸出信號即經(jīng)時(shí)序調(diào)整的分頻時(shí)鐘經(jīng)由將保持于第I同步FF38的分頻時(shí)鐘的數(shù)據(jù)信號作為數(shù)據(jù)輸入的分頻時(shí)鐘的時(shí)鐘樹21供給至所有第2終端FF20。
[0082]接著，參考圖2的流程圖，按照本發(fā)明的時(shí)鐘同步方法，對進(jìn)行基準(zhǔn)時(shí)鐘以及分頻時(shí)鐘的布局設(shè)計(jì)時(shí)的各工序進(jìn)行說明。
[0083]在進(jìn)行半導(dǎo)體集成電路10的布局設(shè)計(jì)時(shí)，首先在各下位層模塊A、B、C中使用時(shí)鐘樹綜合的方法生成基準(zhǔn)時(shí)鐘的時(shí)鐘樹19以及分頻時(shí)鐘的時(shí)鐘樹21 (步驟SI)。
[0084]由此，生成基準(zhǔn)時(shí)鐘的時(shí)鐘樹19，使從在各下位層模塊A、B、C的內(nèi)部使用的基準(zhǔn)時(shí)鐘的起點(diǎn)至所有第I終端FF18為止的延遲時(shí)間相同。同樣地，生成分頻時(shí)鐘的時(shí)鐘樹21，使從在各下位層模塊A、B、C的內(nèi)部使用的分頻時(shí)鐘的起點(diǎn)至所有第2終端FF20為止的延遲時(shí)間相同。
[0085]在本實(shí)施方式的情況下，如圖3所示，在下位層模塊A中，從在內(nèi)部使用的基準(zhǔn)時(shí)鐘以及分頻時(shí)鐘的起點(diǎn)至所有第I終端FF18以及所有第2終端FF20為止的延遲時(shí)間設(shè)為2ns、Ins。同樣地，在下位層模塊B中，從在內(nèi)部使用的基準(zhǔn)時(shí)鐘以及分頻時(shí)鐘的起點(diǎn)至所有第I終端FF18以及所有第2終端FF20為止的延遲時(shí)間設(shè)為7ns、5ns，在下位層模塊C中，從在內(nèi)部使用的基準(zhǔn)時(shí)鐘以及分頻時(shí)鐘的起點(diǎn)至所有第I終端FF18以及第2終端FF20為止的延遲時(shí)間設(shè)為5ns、3ns。
[0086]接著，在頂層模塊中，延續(xù)著由各下位層模塊A、B、C中的基準(zhǔn)時(shí)鐘的時(shí)鐘樹19及分頻時(shí)鐘的時(shí)鐘樹21引起的延遲時(shí)間的結(jié)果，生成頂層模塊的基準(zhǔn)時(shí)鐘的時(shí)鐘樹以及分頻時(shí)鐘的時(shí)鐘樹，以使從基準(zhǔn)時(shí)鐘15和分頻時(shí)鐘17的分支點(diǎn)13至生成基準(zhǔn)時(shí)鐘的時(shí)鐘樹19以及分頻時(shí)鐘的時(shí)鐘樹21的各下位層模塊A、B、C所具備的第I終端FF18及第2終端FF20為止的延遲時(shí)間相同(步驟S2)。
[0087]在此，基準(zhǔn)時(shí)鐘15和分頻時(shí)鐘17的分支點(diǎn)13是指為了將基準(zhǔn)時(shí)鐘輸入到與基準(zhǔn)時(shí)鐘同步動作的FF，向FF輸入的基準(zhǔn)時(shí)鐘從基準(zhǔn)時(shí)鐘的配線被分支的點(diǎn)。
[0088]在圖1的例子中，不僅基準(zhǔn)時(shí)鐘從基準(zhǔn)時(shí)鐘的配線向分頻電路16的FF分支的點(diǎn)是分支點(diǎn)，向各下位層模塊A、B、C的第2同步FF40分支的點(diǎn)、以及向第I同步FF38分支的點(diǎn)也是分支點(diǎn)。
[0089]本實(shí)施方式的情況下，如圖3所示，從基準(zhǔn)時(shí)鐘15和分頻時(shí)鐘17的分支點(diǎn)13至在下位層模塊A的內(nèi)部使用的基準(zhǔn)時(shí)鐘以及分頻時(shí)鐘的起點(diǎn)(輸入端子)為止的延遲時(shí)間設(shè)為1ns、I Ins。同樣地，從基準(zhǔn)時(shí)鐘15和分頻時(shí)鐘17的分支點(diǎn)13至在下位層模塊B的內(nèi)部使用的基準(zhǔn)時(shí)鐘以及分頻時(shí)鐘的起點(diǎn)為止的延遲時(shí)間為5ns、7ns，從基準(zhǔn)時(shí)鐘15和分頻時(shí)鐘17的分支點(diǎn)13至在下位層模塊C的內(nèi)部使用的基準(zhǔn)時(shí)鐘以及分頻時(shí)鐘的起點(diǎn)為止的延遲時(shí)間設(shè)為 7ns、9ns。
[0090]由此，從基準(zhǔn)時(shí)鐘15的分頻時(shí)鐘17的分支點(diǎn)13至各下位層模塊A、B、C的第I終端FF18、第2終端FF20為止的延遲時(shí)間均統(tǒng)一為12n s，能夠使下位層模塊A、B、C所具備的所有第I終端FFl 8、第2終端FF20同步動作。
[0091]接著，在各下位層模塊A、B、C的分頻時(shí)鐘的時(shí)鐘樹21的起點(diǎn)配置第I同步FF38(步驟S3) 0
[0092]基準(zhǔn)時(shí)鐘從各下位層模塊A、B、C的基準(zhǔn)時(shí)鐘的時(shí)鐘樹19輸入到第I同步FF38的時(shí)鐘輸入端子，分頻時(shí)鐘17輸入到第I同步FF38的數(shù)據(jù)輸入端子。另外，第I同步FF38的數(shù)據(jù)輸出端子連接于基準(zhǔn)時(shí)鐘的時(shí)鐘樹19的起點(diǎn)。
[0093]在此，在分頻時(shí)鐘的時(shí)鐘樹21的起點(diǎn)配置第I同步FF38不僅包含分頻時(shí)鐘的時(shí)鐘樹21的起點(diǎn)的位置，還包含能夠滿足第I同步FF38和第2終端FF20之間的時(shí)序約束的位置。
[0094]如此，通過將第I同步FF38配置于各下位層模塊A、B、C內(nèi)部的分頻時(shí)鐘的時(shí)鐘樹21的起點(diǎn)，分支點(diǎn)從基準(zhǔn)時(shí)鐘15和分頻時(shí)鐘17的分支點(diǎn)13移至第I同步FF38中的基準(zhǔn)時(shí)鐘和分頻時(shí)鐘的分支點(diǎn)39，能夠縮短從分支點(diǎn)至第2終端FF20為止的配線距離，因此能夠減小時(shí)序裕度，使時(shí)序設(shè)計(jì)變得容易。
[0095]應(yīng)予說明，不限于此，也可以將第I同步FF38配置于頂層模塊。此時(shí)也將第I同步FF38配置于各下位層模塊A、B、C的分頻時(shí)鐘的時(shí)鐘樹21的起點(diǎn)附近位置，例如各下位層?！缐?、(:的分頻時(shí)鐘的時(shí)鐘樹的起點(diǎn)，而不是配置于基準(zhǔn)時(shí)鐘15和分頻時(shí)鐘17的分支點(diǎn)13，由此能夠減小時(shí)序裕度。
[0096]接著，求出從基準(zhǔn)時(shí)鐘15和分頻時(shí)鐘17的分支點(diǎn)13至各下位層模塊A、B、C的第I同步FF38為止的基準(zhǔn)時(shí)鐘15的延遲時(shí)間，并獲取基準(zhǔn)時(shí)鐘15的延遲時(shí)間的最大值(步驟S4)。
[0097]通過生成基準(zhǔn)時(shí)鐘的時(shí)鐘樹19以及分頻時(shí)鐘的時(shí)鐘樹21，確定從基準(zhǔn)時(shí)鐘15和分頻時(shí)鐘17的分支點(diǎn)13至各下位層模塊A、B、C的第I同步FF38為止的物理配線的路徑，其結(jié)果，確定基準(zhǔn)時(shí)鐘15以及分頻時(shí)鐘17的物理配線距離。另外，因?yàn)榛鶞?zhǔn)時(shí)鐘15以及分頻時(shí)鐘17的物理配線的每個(gè)單位長度的延遲時(shí)間和各單元的延遲時(shí)間是已知的，因此根據(jù)這些，能夠計(jì)算出從基準(zhǔn)時(shí)鐘15和分頻時(shí)鐘17的分支點(diǎn)13至各下位層模塊A、B、C的第I同步FF38為止的基準(zhǔn)時(shí)鐘15的延遲時(shí)間。
[0098]本實(shí)施方式的情況下，如圖3所示，從基準(zhǔn)時(shí)鐘15和分頻時(shí)鐘17的分支點(diǎn)13至各下位層模塊A、B、C的第I同步FF38為止的基準(zhǔn)時(shí)鐘15的延遲時(shí)間為llns、7ns、9ns，因此基準(zhǔn)時(shí)鐘15的延遲時(shí)間的最大值成為11ns。
[0099]接著，將至各下位層模塊A、B、C為止的在分頻時(shí)鐘17的配線路徑上串聯(lián)配置的多個(gè)第2同步FF40之間的基準(zhǔn)時(shí)鐘15的延遲時(shí)間的最大值確定為不到基準(zhǔn)時(shí)鐘15的半個(gè)周期的時(shí)間(步驟S5)。
[0?00]本實(shí)施方式的情況下，基準(zhǔn)時(shí)鐘15的周期為5ns，即其半個(gè)周期為2.5ns，從而將在各下位層模塊A、B、C的分頻時(shí)鐘17的配線路徑上串聯(lián)配置的第2同步FF40之間的基準(zhǔn)時(shí)鐘15的延遲時(shí)間的最大值設(shè)為2ns。例如，能夠通過模擬最壞情況，將第2同步FF40之間的基準(zhǔn)時(shí)鐘15的延遲時(shí)間的最大值確定為不到基準(zhǔn)時(shí)鐘15的半個(gè)周期的時(shí)間。
[0101]接著，以用在將基準(zhǔn)時(shí)鐘15的延遲時(shí)間的最大值除以第2同步FF40之間的基準(zhǔn)時(shí)鐘15的延遲時(shí)間的最大值而得到的除算結(jié)果的值以上且為分頻時(shí)鐘17的分頻數(shù)的倍數(shù)的值對各下位層模塊A、B、C的分頻時(shí)鐘17的配線路徑進(jìn)行分割的方式確定第2同步FF40的級數(shù)(步驟S6)，該第2同步FF40串聯(lián)配置于至各下位層模塊A、B、C為止的分頻時(shí)鐘17的配線路徑。
[0102]在本實(shí)施方式的情況下，通過將基準(zhǔn)時(shí)鐘15的延遲時(shí)間的最大值即Ilns除以第2同步FF40之間的基準(zhǔn)時(shí)鐘15的延遲時(shí)間的最大值即2ns，得到除算結(jié)果的值即I lns/2ns =5.5。當(dāng)分頻時(shí)鐘17通過將基準(zhǔn)時(shí)鐘15進(jìn)行2分頻而生成時(shí)，以用在除算結(jié)果的值即5.5以上且為2的倍數(shù)的6將各下位層模塊A、B、C的分頻時(shí)鐘17的配線路徑進(jìn)行6分割的方式，確定各下位層模塊A、B、C的第2同步FF40的級數(shù)為5級。
[0103]在此，關(guān)于各下位層模塊A、B、C的第2同步FF40的級數(shù)，若相位一致則無需相同，當(dāng)分頻時(shí)鐘17通過將基準(zhǔn)時(shí)鐘進(jìn)行η分頻而生成時(shí)，可相差η的倍數(shù)的級數(shù)份。
[0104]另外，為了使時(shí)序設(shè)計(jì)更容易，也可以以用成為在除算結(jié)果的值以上的分頻時(shí)鐘17的分頻數(shù)η的倍數(shù)的最小值以上的值將各下位層模塊A、B、C的分頻時(shí)鐘17的配線路徑進(jìn)行分割的方式，確定各下位層模塊A、B、C的第2同步FF40的級數(shù)。
[0105]接著，將從基準(zhǔn)時(shí)鐘15和分頻時(shí)鐘17的分支點(diǎn)13至各下位層模塊A、B、C的各第2同步FF40及第I同步FF38為止的延遲時(shí)間的目標(biāo)值確定為第2同步FF40之間的基準(zhǔn)時(shí)鐘15的延遲時(shí)間的最大值以下的延遲時(shí)間(步驟S7)。
[0106]例如，用已確定級數(shù)的第2同步FF40將各下位層模塊A、B、C的基準(zhǔn)時(shí)鐘15的延遲時(shí)間分割成第2同步FF40之間的基準(zhǔn)時(shí)鐘15的延遲時(shí)間的最大值以下的延遲時(shí)間，從而確定延遲時(shí)間的目標(biāo)值。
[0107]在本實(shí)施方式的情況下，如圖3所示，將在下位層模塊A中將從基準(zhǔn)時(shí)鐘15和分頻時(shí)鐘17的分支點(diǎn)13至5級的第2同步FF40以及第I同步FF38為止的延遲時(shí)間，分別設(shè)為2ns、4ns、6ns、8ns、1ns和I Ins，以使延遲時(shí)間成為第2同步FF40之間的基準(zhǔn)時(shí)鐘15的延遲時(shí)間的最大值即2ns ο同樣地，在下位層模塊B中，將從基準(zhǔn)時(shí)鐘15和分頻時(shí)鐘17的分支點(diǎn)13至5級的第2同步FF40以及第I同步FF38為止的延遲時(shí)間分別設(shè)為lns、2ns、3ns、4ns、5ns和7ns。在下位層模塊C中，將從基準(zhǔn)時(shí)鐘15和分頻時(shí)鐘17的分支點(diǎn)13至5級的第2同步FF40以及第I同步FF38為止的延遲時(shí)間分別設(shè)為Ins、2.5ns、4ns、5.5ns、7ns和9ns。
[0108]接著，在分頻時(shí)鐘17的配線路徑上的位置配置已確定級數(shù)的各第2同步FF40(步驟S8)，在該分頻時(shí)鐘17，從基準(zhǔn)時(shí)鐘15和分頻時(shí)鐘17的分支點(diǎn)13至各下位層模塊A、B、C的已確定級數(shù)的各第2同步FF40以及第I同步FF38為止的延遲時(shí)間成為延遲時(shí)間的目標(biāo)值。
[0109]已確定了級數(shù)的第2同步FF40在各下位層模塊A、B、C的分頻時(shí)鐘17的配線路徑上串聯(lián)配置。另外，分頻時(shí)鐘17連接于第I級的第2同步FF40的數(shù)據(jù)輸入端子，最后一級的第2同步FF40的數(shù)據(jù)輸出端子連接于第I同步FF38的數(shù)據(jù)輸入端子。
[0110]如上所述，基準(zhǔn)時(shí)鐘15及分頻時(shí)鐘17的物理配線的每個(gè)單位長度的延遲時(shí)間和各單元的延遲時(shí)間是已知的，據(jù)此，通過計(jì)算出從基準(zhǔn)時(shí)鐘15和分頻時(shí)鐘17的分支點(diǎn)13至各下位層模塊A、B、C的各第2同步FF40以及第I同步FF38為止的延遲時(shí)間，能夠獲取計(jì)算出的各延遲時(shí)間成為延遲時(shí)間的目標(biāo)值的在分頻時(shí)鐘17的配線路徑上的位置(距離基準(zhǔn)時(shí)鐘15和分頻時(shí)鐘17的分支點(diǎn)13的配線距離)。
[0111]另外，在本實(shí)施方式中，已確定的5級的第2同步FF40中，第I級?第4級的第2同步FF40配置于頂層模塊，最后一級的第2同步FF40配置于各下位層模塊A、B、C的內(nèi)部。
[0112]如此，當(dāng)?shù)贗同步FF38配置于各下位層模塊A、B、C的內(nèi)部時(shí)，可將已確定級數(shù)的第2同步FF40中至少一個(gè)配置于各下位層模塊A、B、C的內(nèi)部?；蛘撸蓪⒌贗同步FF38、以及已確定級數(shù)的第2同步FF40配置于頂層模塊。
[0113]接著，在分頻時(shí)鐘17的配線路徑上的各第2同步FF40的后方配置鎖存器42(步驟S9)。
[0114]鎖存器42的時(shí)鐘輸入端子連接有與相同的基本同步電路的第2同步FF40的時(shí)鐘輸入端子連接的基準(zhǔn)時(shí)鐘或延遲基準(zhǔn)時(shí)鐘的反轉(zhuǎn)，鎖存器42的數(shù)據(jù)輸入端子連接有相同的基本同步電路的第2同步FF40的輸出信號。另外，鎖存器42的數(shù)據(jù)輸出端子連接于后級的基本同步電路的第2同步FF40的數(shù)據(jù)輸入端子。
[0115]最后，將與各下位層模塊A、B、C的第I級的第2同步FF40的時(shí)鐘輸入端子連接的基準(zhǔn)時(shí)鐘通過緩沖器44而依次延遲了至各第2同步FF40為止的延遲時(shí)間的目標(biāo)值份的延遲基準(zhǔn)時(shí)鐘連接于各第2同步FF40的時(shí)鐘輸入端子，并將與最后一級的第2同步FF40連接的延遲基準(zhǔn)時(shí)鐘連接于基準(zhǔn)時(shí)鐘的時(shí)鐘樹19的起點(diǎn)(步驟S1)。
[0116]通過以上工序，完成基準(zhǔn)時(shí)鐘15及分頻時(shí)鐘17的布局設(shè)計(jì)。
[0117]圖4是表示基準(zhǔn)時(shí)鐘以及分頻時(shí)鐘從時(shí)鐘生成電路供給至6個(gè)下位層模塊的情況的一例的框圖。從頂層模塊50所具備的時(shí)鐘生成電路52延伸至各下位層模塊54、56、58、60、6 2、6 4的線6 6表不基準(zhǔn)時(shí)鐘的時(shí)鐘樹以及分頻時(shí)鐘的時(shí)鐘樹的物理配線路徑，圓圈記號6 8表示基本同步電路以及第I同步FF的配置位置。
[0118]在該例子中，從時(shí)鐘生成電路52中基準(zhǔn)時(shí)鐘和分頻時(shí)鐘的分支點(diǎn)至所有下位層模塊54、56、58、60、62、64的第I同步FF為止的基本同步電路及第I同步FF的級數(shù)相同地為8級。另外，通過將各基本同步電路的第2同步FF配置于滿足第2同步FF之間的基準(zhǔn)時(shí)鐘的延遲時(shí)間的最大值的一定距離以內(nèi)，可以不進(jìn)行復(fù)雜的延遲時(shí)間的調(diào)整而自然地滿足建立/保持約束。
[0119]本實(shí)施方式的半導(dǎo)體集成電路10中也為了不引起數(shù)據(jù)的穿透，如圖5A所示，需要在后級的FFB的時(shí)鐘CLK的上升之后使FFB的數(shù)據(jù)D發(fā)生變化，這一點(diǎn)與現(xiàn)有電路的情況相同。
[0120]但是，本實(shí)施方式的情況下，如圖5B所示，通過在FFA的后方增加鎖存器A，將在時(shí)鐘CLK處于高電平期間由鎖存器A保持的數(shù)據(jù)D作為數(shù)據(jù)Q輸出，該數(shù)據(jù)D在時(shí)鐘CLK處于低電平期間通過。由此，數(shù)據(jù)Q的變化的開始時(shí)刻可靠地被延遲了時(shí)鐘CLK的半個(gè)周期的時(shí)間，因此無需通過緩沖器確保延遲時(shí)間。
[0121]S卩，若為通過該鎖存器保持?jǐn)?shù)據(jù)Q的期間內(nèi)，則后級的FFB的時(shí)鐘CLK遲于前級的FFA的時(shí)鐘CLK也不成問題。另外，數(shù)據(jù)Q的流向是單向的，因此若不到時(shí)鐘CLK的I個(gè)周期，則后級的FFB的時(shí)鐘CLK早于前級的FFA的時(shí)鐘CLK也不成問題。如此，通過增加鎖存器，時(shí)鐘CLK的到達(dá)時(shí)間能夠留有余地，因此時(shí)序設(shè)計(jì)變得容易。
[0122]例如，當(dāng)時(shí)鐘的周期為5ns時(shí)，通過在FFA的后方配置鎖存器A，在時(shí)鐘CLK成為高電平之后的時(shí)鐘CLK的半個(gè)周期的2.5ns的期間，由鎖存器A保持?jǐn)?shù)據(jù)D并輸出數(shù)據(jù)Q。因此，若FFA至后級的FFB的時(shí)鐘CLK的延遲時(shí)間小于2.5ns，則不引起保持違規(guī)。利用這種情況，在該例子中，即使將FFA和FFB之間的時(shí)鐘CLK的延遲時(shí)間的最大值設(shè)為例如大至2ns，也能夠毫無問題地滿足時(shí)序約束。
[0123]另外，數(shù)據(jù)路徑的單元延遲成為鎖存器A的I級份的較小的延遲，即使其隨著動作環(huán)境而變動，變動幅度與多級的緩沖器相比也會非常小。因此，與現(xiàn)有電路相比，時(shí)序設(shè)計(jì)變得非常容易，不需要如現(xiàn)有電路那樣的時(shí)序調(diào)整的工夫。
[0124]另外，在半導(dǎo)體集成電路10中，在分頻時(shí)鐘17的配線路徑中只要滿足相鄰的第I同步FF38及第2同步FF40之間的建立/保持約束即可，而通過增加鎖存器42可輕松地滿足該時(shí)序約束。因此，即使在時(shí)鐘同步電路的第I級的第2同步FF40和第I同步FF38的時(shí)鐘的延遲差超過基準(zhǔn)時(shí)鐘15的周期的情況，或在多個(gè)下位層模塊A、B、C的第I終端FF18、第2終端FF20的時(shí)鐘延遲各不相同的情況，也能夠毫無問題地進(jìn)行設(shè)計(jì)。
[0125]應(yīng)予說明，可以使第I同步FF38以及第2同步FF40與基準(zhǔn)時(shí)鐘15的下降同步動作。此時(shí)，基準(zhǔn)時(shí)鐘15或延遲基準(zhǔn)時(shí)鐘輸入到鎖存器42的時(shí)鐘輸入端子。即，無關(guān)于第I同步FF38及第2同步FF40與基準(zhǔn)時(shí)鐘15的上升同步動作或與下降同步動作，只要以將前級的第2同步FF40的輸出保持時(shí)鐘半個(gè)周期量的方式使鎖存器42動作即可。
[0126]本發(fā)明基本如上。
[0127]以上，對本發(fā)明進(jìn)行了詳細(xì)地說明，但本發(fā)明并不限定于上述實(shí)施方式，在不脫離本發(fā)明的主旨的范圍內(nèi)，當(dāng)然也可以進(jìn)行各種改良和變更。
【主權(quán)項(xiàng)】
1.一種時(shí)鐘同步方法，其從頂層模塊所具備的時(shí)鐘生成電路經(jīng)由多個(gè)下位層模塊各自所具備的基準(zhǔn)時(shí)鐘的時(shí)鐘樹以及所述基準(zhǔn)時(shí)鐘被分頻的分頻時(shí)鐘的時(shí)鐘樹，使所述基準(zhǔn)時(shí)鐘以及所述分頻時(shí)鐘的相位同步，所述基準(zhǔn)時(shí)鐘以及所述分頻時(shí)鐘供給至與所述基準(zhǔn)時(shí)鐘同步動作的第I終端FF以及與所述分頻時(shí)鐘同步動作的第2終端FF，所述時(shí)鐘同步方法的特征在于，具備如下步驟: 在各所述下位層模塊的分頻時(shí)鐘的時(shí)鐘樹的起點(diǎn)配置第I同步FF，其中，所述第I同步FF與從各所述下位層模塊所具備的基準(zhǔn)時(shí)鐘的時(shí)鐘樹輸入的基準(zhǔn)時(shí)鐘同步而將所述分頻時(shí)鐘作為數(shù)據(jù)信號來保持，并以被保持的所述分頻時(shí)鐘的數(shù)據(jù)信號作為數(shù)據(jù)輸入，且與各所述下位層模塊所具備的基準(zhǔn)時(shí)鐘的時(shí)鐘樹的起點(diǎn)連接； 求出從所述基準(zhǔn)時(shí)鐘和所述分頻時(shí)鐘的分支點(diǎn)至各所述下位層模塊的第I同步FF為止的基準(zhǔn)時(shí)鐘的延遲時(shí)間，并獲取所述基準(zhǔn)時(shí)鐘的延遲時(shí)間的最大值； 將在各所述下位層模塊的分頻時(shí)鐘的配線路徑上串聯(lián)配置的多個(gè)第2同步FF之間的基準(zhǔn)時(shí)鐘的延遲時(shí)間的最大值確定為不到所述基準(zhǔn)時(shí)鐘的半個(gè)周期的時(shí)間； 以用在將所述基準(zhǔn)時(shí)鐘的延遲時(shí)間的最大值除以所述第2同步FF之間的基準(zhǔn)時(shí)鐘的延遲時(shí)間的最大值而得到的除算結(jié)果的值以上且為所述分頻時(shí)鐘的分頻數(shù)的倍數(shù)的值對各所述下位層模塊的分頻時(shí)鐘的配線路徑進(jìn)行分割的方式確定第2同步FF的級數(shù)，其中，所述第2同步FF在各所述下位層模塊的分頻時(shí)鐘的配線路徑上串聯(lián)配置，且與所述基準(zhǔn)時(shí)鐘同步而將所述分頻時(shí)鐘作為數(shù)據(jù)信號來依次保持； 將從所述基準(zhǔn)時(shí)鐘和所述分頻時(shí)鐘的分支點(diǎn)至各所述下位層模塊的各第2同步FF以及第I同步FF為止的延遲時(shí)間的目標(biāo)值確定為所述第2同步FF之間的基準(zhǔn)時(shí)鐘的延遲時(shí)間的最大值以下的延遲時(shí)間； 在分頻時(shí)鐘的配線路徑上的位置配置已確定級數(shù)的各所述第2同步FF，其中，該分頻時(shí)鐘以從所述基準(zhǔn)時(shí)鐘和所述分頻時(shí)鐘的分支點(diǎn)至各所述下位層模塊的已確定級數(shù)的各所述第2同步FF以及第I同步FF為止的延遲時(shí)間為所述延遲時(shí)間的目標(biāo)值； 在所述分頻時(shí)鐘的配線路徑上的各第2同步FF的后方配置鎖存器，其中，所述鎖存器在與前級的所述第2同步FF的時(shí)鐘輸入端子連接的基準(zhǔn)時(shí)鐘的低電平期間，使前級的所述第2同步FF的輸出信號通過；以及 將與各所述下位層模塊的第I級的第2同步FF的時(shí)鐘輸入端子連接的基準(zhǔn)時(shí)鐘延遲了至各所述第2同步FF為止的延遲時(shí)間的目標(biāo)值份的延遲基準(zhǔn)時(shí)鐘連接于各所述第2同步FF的時(shí)鐘輸入端子，并將與最后一級的所述第2同步FF連接的延遲基準(zhǔn)時(shí)鐘連接于所述基準(zhǔn)時(shí)鐘的時(shí)鐘樹的起點(diǎn)。2.根據(jù)權(quán)利要求1所述的時(shí)鐘同步方法，其中， 將所述第I同步FF配置于各所述下位層模塊的內(nèi)部。3.根據(jù)權(quán)利要求2所述的時(shí)鐘同步方法，其中， 將在各所述下位層模塊的分頻時(shí)鐘的配線路徑上串聯(lián)配置的多個(gè)第2同步FF中的至少一個(gè)配置于各所述下位層模塊的內(nèi)部。4.根據(jù)權(quán)利要求1所述的時(shí)鐘同步方法，其中， 將所述第I同步FF及在各所述下位層模塊的分頻時(shí)鐘的配線路徑上串聯(lián)配置的多個(gè)第2同步FF配置于所述頂層模塊。5.根據(jù)權(quán)利要求1?4中任一項(xiàng)所述的時(shí)鐘同步方法，其中， 根據(jù)所述基準(zhǔn)時(shí)鐘的物理配線距離、所述基準(zhǔn)時(shí)鐘的物理配線的每個(gè)單位長度的延遲時(shí)間、以及各單元的延遲時(shí)間，計(jì)算從所述基準(zhǔn)時(shí)鐘和所述分頻時(shí)鐘的分支點(diǎn)至各所述下位層模塊的第I同步FF為止的基準(zhǔn)時(shí)鐘的延遲時(shí)間。6.根據(jù)權(quán)利要求1?4中任一項(xiàng)所述的時(shí)鐘同步方法，其中， 通過模擬最壞情況，將所述第2同步FF之間的基準(zhǔn)時(shí)鐘的延遲時(shí)間的最大值確定為不到所述基準(zhǔn)時(shí)鐘的半個(gè)周期的時(shí)間。7.根據(jù)權(quán)利要求1?4中任一項(xiàng)所述的時(shí)鐘同步方法，其中， 當(dāng)所述分頻時(shí)鐘將所述基準(zhǔn)時(shí)鐘進(jìn)行η分頻時(shí)，各所述下位層模塊的第2同步FF的級數(shù)相同，或相差η的倍數(shù)的級數(shù)份，其中，η為2以上的整數(shù)。8.根據(jù)權(quán)利要求1?4中任一項(xiàng)所述的時(shí)鐘同步方法，其中， 以用成為所述除算結(jié)果的值以上的所述分頻時(shí)鐘的分頻數(shù)的倍數(shù)的最小值以上的值來分割各所述下位層模塊的分頻時(shí)鐘的配線路徑的方式，確定各所述下位層模塊的第2同步FF的級數(shù)。9.根據(jù)權(quán)利要求1?4中任一項(xiàng)所述的時(shí)鐘同步方法，其中， 用已確定級數(shù)的所述第2同步FF將各所述下位層模塊的基準(zhǔn)時(shí)鐘的延遲時(shí)間分割成所述第2同步FF之間基準(zhǔn)時(shí)鐘的延遲時(shí)間的最大值以下的延遲時(shí)間，從而確定所述延遲時(shí)間的目標(biāo)值。10.根據(jù)權(quán)利要求1?4中任一項(xiàng)所述的時(shí)鐘同步方法，其中， 根據(jù)所述基準(zhǔn)時(shí)鐘的物理配線的每個(gè)單位長度的延遲時(shí)間、以及各單元的延遲時(shí)間，計(jì)算從所述基準(zhǔn)時(shí)鐘和所述分頻時(shí)鐘的分支點(diǎn)至各所述下位層模塊的各第2同步FF以及第I同步FF為止的延遲時(shí)間，從而獲取以計(jì)算出的各所述延遲時(shí)間為所述延遲時(shí)間的目標(biāo)值的在所述分頻時(shí)鐘的配線路徑上的位置。
【文檔編號】H03L7/10GK105897261SQ201610086604
【公開日】2016年8月24日
【申請日】2016年2月16日
【發(fā)明人】吉木保
【申請人】株式會社巨晶片