鐘信號；SP1表示第一起始脈沖；0UT1至0UT4表示來自第一至第四脈沖信號輸出電路10—1至10 —4的第二輸出端子的輸出；結(jié)點A和B表示在結(jié)點A和B的電位；以及SR0UT1至SR0UT4表示來自第一至第四脈沖信號輸出電路10—:至10—4的第一輸出端子的輸出。
[0071]注意，在以下描述中，第一至第十一晶體管101至111全部是η溝道晶體管。此夕卜，在圖3Α至圖3C以及圖4Α至圖4C中，由實線所指示的晶體管表示晶體管處于傳導狀態(tài)(導通)，而由虛線所指示的晶體管表示晶體管處于非傳導狀態(tài)(截止)。
[0072]描述第一脈沖信號輸出電路10—:的典型操作。第一脈沖信號輸出電路10」的配置如上所述。此外，所輸入的信號和所提供的電位之間的關(guān)系如上所述。注意，在以下描述中，VDD用于將要提供給輸入端子和電源線的所有高電位(又稱作Η電平、Η電平信號等)，并且Vss用于將要提供給輸入端子和電源線的所有低電位(又稱作L電平、L電平信號等)。
[0073]在第一期間51中，SP1處于Η電平，使得將高電位提供給用作第一脈沖信號輸出電路10—i中的第四輸入端子24的第五晶體管105的柵極端子和第十晶體管110的柵極端子。因此，第五晶體管105和第十晶體管110導通。在第一期間51中，CLK3也處于Η電平，使得第十一晶體管111也導通。另外，由于將高電位提供給第七晶體管107的柵極端子，所以第七晶體管107也導通(參見圖3Α)。
[0074]當?shù)谖寰w管105和第七晶體管107導通時，結(jié)點Α的電位升高。當?shù)谑w管110導通時，結(jié)點B的電位下降。第五晶體管105的第二端子的電位為VDD。因此，第五晶體管105的第一端子的電位變?yōu)閂DD-V_5，其是通過從第二端子的電位中減去第五晶體管105的閾值電壓所獲得的電位。第七晶體管107的柵極端子的電位為VDD。因此，在作為第七晶體管107的閾值電壓的Vt_高于或等于V_5的情況下，結(jié)點A的電位變?yōu)閂DD-Vt_，由此第七晶體管107截止。另一方面，在Vt_低于V _。5的情況下，結(jié)點A的電位升高到V DD-Vthl05,同時第七晶體管107保持為導通。下文中，在第一期間51中所得到的結(jié)點A的電位表示為VAH。在這里，vthl()5和V t_分別是第五晶體管105的閾值電壓和第七晶體管107的閾值電壓。對于其它晶體管，情況也會是這樣。當結(jié)點A的電位達到VAH時，第五晶體管105和第七晶體管107截止；因此，使結(jié)點A處于浮態(tài)，同時其電位保持在VAH。
[0075]當結(jié)點A的電位變?yōu)閂AH時，第一晶體管101和第三晶體管103導通。在這里，CLK1處于L電平，從第一輸出端子26和第二輸出端子27輸出L電平信號。
[0076]在第二期間52中，CLK1的電位從L電平改變成Η電平。由于第一晶體管101和第三晶體管103導通，所以第一輸出端子26的電位和第二輸出端子27的電位升高。此外，在第一晶體管101的柵極端子與源極端子(或漏極端子)之間生成電容；通過該電容，其柵極端子和源極端子(或漏極端子)電容性地耦合。類似地，在第三晶體管103的柵極端子與源極端子(或漏極端子)之間生成電容；通過該電容，其柵極端子和源極端子(或漏極端子)電容性地親合。因此，當?shù)谝惠敵龆俗?6的電位和第二輸出端子27的電位升高(引導操作)時，處于浮態(tài)的結(jié)點Α的電位升高。結(jié)點A的電位最終變成高于VDD+Vthm，并且第一輸出端子26的電位和第二輸出端子27的電位的每個變?yōu)閂dd(H電平)(參見圖2和圖3B)。
[0077]在第二期間52中，第十晶體管110導通；因此，結(jié)點B保持在L電平。因此，能夠抑制當?shù)谝惠敵龆俗?6的電位從L電平改變成Η電平時發(fā)生的因電容耦合引起的結(jié)點Β的電位的變化，使得能夠防止因電位的變化引起的故障。
[0078]在第三期間53中，SP1變?yōu)長電平，使得第五晶體管105和第十晶體管110截止。此外，CLK1保持在Η電平，并且結(jié)點Α的電位沒有改變；因此，從第一輸出端子26和第二輸出端子27輸出Vdd(H電平信號)(參見圖3C)。注意，在第三期間53中，雖然結(jié)點B處于浮態(tài)，但是第一輸出端子26的電位沒有改變；因此，因電容耦合引起的故障是可忽略的。
[0079]在第四期間54中，由于CLK2和CLK3均處于Η電平，所以結(jié)點Β的電位在短時間期間中升高。此外，CLK1變?yōu)長電平。因此，第二晶體管102和第四晶體管104導通，使得第一輸出端子26和第二輸出端子27的電位在短時間期間中下降(參見圖4Α)。
[0080]在第五期間55中，第五輸入端子25 (即，SR0UT3)的電位保持在Η電平，由此保持結(jié)點Β的電位。因此，第二晶體管102、第四晶體管104和第六晶體管106保持為導通，使得第一輸出端子26和第二輸出端子27的電位保持在L電平(參見圖4Β)。
[0081]在第六期間56中，第五輸入端子25( S卩，SR0UT3)變?yōu)長電平，使得第八晶體管108截止。這時，使結(jié)點B處于浮態(tài)，同時保持電位。因此，第二晶體管102、第四晶體管104和第六晶體管106保持為導通(參見圖4C)。
[0082]注意，例如，結(jié)點B的電位因晶體管的斷態(tài)電流而下降。但是，具有充分低斷態(tài)電流的晶體管(例如包括氧化物半導體的晶體管)沒有這種問題；因此能夠抑制結(jié)點B的電位的下降。
[0083]通過摻雜來控制包括硅的晶體管的閾值電壓，但是無法通過摻雜來控制包括諸如氧化物半導體之類的寬能隙半導體(wide-gap semiconductor)的晶體管的閾值電壓。因此，在包括寬能隙半導體的晶體管中，甚至當沒有施加偏壓到柵極時(甚至當柵極和源極具有相同電位時)，電流也可能在源極與漏極之間流動。但是，在這個實施例中所述的脈沖信號輸出電路中，使第十晶體管110的溝道長度比第三晶體管103的溝道長度要長并且比第四晶體管104的溝道長度要長，由此能夠抑制從結(jié)點B所生成的泄漏電流量；因此能夠穩(wěn)定地保持結(jié)點B的電位。此外，使第六晶體管106的溝道長度比第三晶體管103的溝道長度要長并且比第四晶體管104的溝道長度要長，由此能夠抑制從結(jié)點A所生成的泄漏電流量；因此能夠使結(jié)點A中的引導操作穩(wěn)定。也就是說，通過這個實施例的結(jié)構(gòu)，結(jié)點A的電位和結(jié)點B的電位能夠保持長時間期間；因此，例如甚至當該結(jié)構(gòu)用于具有低頻的電路時，也能夠防止故障。
[0084]注意，為了進一步抑制結(jié)點B的電位的下降，還可設置具有電連接到結(jié)點B的一個電極的電容器120，如圖5Α中所示。例如，電容器120的另一個電極可電連接到第一電源線31ο
[0085]此外，能夠通過使用具有其中至少兩個柵極串聯(lián)布置的多柵結(jié)構(gòu)的第六晶體管106或第十晶體管110，來進一步抑制結(jié)點Β的電位的下降，如圖5Β中所示。注意，雖然圖5Β示出其中第六晶體管106和第十晶體管110均具有多柵結(jié)構(gòu)的示例，但是第六晶體管106和第十晶體管110中只有一個可具有多柵結(jié)構(gòu)。當然，圖5Α中所示的結(jié)構(gòu)和圖5Β中所示的結(jié)構(gòu)可結(jié)合使用。
[0086]借助于具有圖5Β中所示多柵結(jié)構(gòu)的晶體管，能夠?qū)崿F(xiàn)晶體管的冗余度。因此，能夠改進脈沖信號輸出電路的產(chǎn)量。
[0087]在CLK2和CLK3在下一個期間中均變?yōu)棣щ娖降那闆r下，第九晶體管109和第十一晶體管111導通，并且電位周期地提供給結(jié)點Β。因此，甚至當使用具有較高斷態(tài)電流的晶體管時，能夠防止脈沖信號輸出電路的故障。
[0088]另外，通過其中從第m脈沖信號輸出電路輸出的脈沖與從第(m+Ι)脈沖信號輸出電路輸出的脈沖的一半重疊的驅(qū)動方法來驅(qū)動這個實施例中的移位寄存器。因此，與沒有使用該驅(qū)動方法的情況相比，能夠?qū)Σ季€充電較長時間期間。也就是說，通過該驅(qū)動方法，提供耐受重負荷并且以高頻率進行操作的脈沖信號輸出電路。
[0089](實施例2)
在這個實施例中，將參照圖6A至圖6C、圖7、圖8A至圖8C以及圖9A和圖9B來描述與以上實施例中所述的脈沖信號輸出電路和移位寄存器不同模式的脈沖信號輸出電路以及包括脈沖信號輸出電路的移位寄存器的配置示例及其操作。
[0090]<電路配置>
首先，將參照圖6A至圖6C來描述脈沖信號輸出電路以及包括脈沖信號輸出電路的移位寄存器的電路配置的示例。
[0091]這個實施例中所述的移位寄存器的配置與以上實施例中所述的移位寄存器類似。它們之間的差別之一在于，在第一至第η脈沖信號輸出電路10—1至10 —η中沒有設置第三輸入端子23 (參見圖6Α至圖6C)。也就是說，將兩種類型的時鐘信號輸入到一個脈沖信號輸出電路。其它結(jié)構(gòu)與上述實施例中類似。
[0092]由于在第一至第η脈沖信號輸出電路10—茂10 —η中沒有設置第三輸入端子23，所以沒有設置連接到第三輸入端子23的第十一晶體管(參見圖6C)。相應地，第二輸入信號發(fā)生電路中的連接關(guān)系部分改變。
[0093]第二輸入信號發(fā)生電路的配置的一個具體示例如下。
[0094]第九晶體管109的第二端子、第八晶體管108的第二端子和第十晶體管110的第一端子相互電連接，并且用作第二輸入信號發(fā)生電路的輸出端子。
[0095]第二電位通過第二電源線32提供給第八晶體管108的第一端子和第九晶體管109的第一端子。第一電位通過第一電源線31提供給第十晶體管110的第二端子。將脈沖信號輸入到第八晶體管108的柵極端子。第八晶體管108的柵極端子用作第二輸入信號發(fā)生電路的第一輸入端子并且用作脈沖信號輸出電路的第五輸入端子25。將第二時鐘信號輸入到第九晶體管109的柵極端子。第九晶體管109的柵極端子用作第二輸入信號發(fā)生電路的第二輸入端子以及脈沖信號輸出電路中的第二輸入端子22。將脈沖信號輸入到第十晶體管110的柵極端子。第十晶體管110的柵極端子用作第二輸入信號發(fā)生電路的第三輸入端子以及脈沖信號輸出電路中的第四輸入端子24。
[0096]注意，在這個實施例中所述的脈沖信號輸出電路中，第六晶體管106的溝道長度比第三晶體管103的溝道長度要長并且比第四晶體管104的溝道長度要長。此外，第十晶體管110的溝道長度比第三晶體管103的溝道長度要長并且比第四晶體管104的溝道長度要長。因此，第六晶體管106和第十晶體管110的閾值電壓的偏移量能夠降低，使得能夠抑制退化。
[0097]注意，上述配置只是一個示例，并且所公開的本發(fā)明并不局限于此。
[0098]在這個實施例的以下描述中，按照與上述實施例類似的方式，其中第一晶體管101的柵極端子、第三晶體管103的柵極端子和第一輸入信號發(fā)生電路的輸出端子在圖6C中所示的脈沖信號輸出電路中相互連接的結(jié)點稱作結(jié)點A。另外，其中第二晶體管102的柵極端子、第四晶體管104的柵極端子和第二輸入信號發(fā)生電路的輸出端子相互連接的結(jié)點稱作結(jié)點B。
[0099]用于有利地執(zhí)行引導操作的電容器可設置在結(jié)點A與第一輸出端子26之間。此夕卜，還可設置電連接到結(jié)點B的電容器，以便保持結(jié)點B的電位。
[0100]注意，第一至第十晶體管101至110的每個優(yōu)選地包括氧化物半導體。當氧化物半導體被包括在晶體管中，晶體管的斷態(tài)電流能夠降低。此外，與包括非晶硅等的晶體管相比，包括氧化物半導體的晶體管的通態(tài)電流和場效應迀移率能夠增加。此外，能夠抑制晶體管的退化。因此，實現(xiàn)消耗低功率、能夠以高速度進行操作并且以較高精度進行操作的電子電路。注意，在這里省略包括氧化物半導體的晶體管的描述，因為它在下面的實施例中詳細描述。
[0101]〈操作〉
接下來參照圖7、圖8A至圖8C以及圖9A和圖9B來描述圖6A至圖6C中所示移位寄存器的操作。具體來說，參照圖8A至圖8C以及圖9A和圖9B來描述圖7中所示時序圖中的第一至第五期間51至55的每個中的操作。在時序圖中，CLK1至CLK4表示時鐘信號；SP1表示第一起始脈沖；0UT1至0UT4表示來自第一至第四脈沖信號輸出電路10—1至10 —4的第二輸出端子的輸出；結(jié)點A和B表示在結(jié)點A和B的電位；以及SR0UT1至SR0UT4表示來自第一至第四脈沖信號輸出電路10—:至10—4的第一輸出端子的輸出。
[0102]注意，在以下描述中，第一至第十晶體管101至110全部是η溝道晶體管。此外，在圖8Α至圖8C以及圖9Α和圖9Β中，由實線所指不的晶體管表不晶體管處于傳導狀態(tài)(導通)，而由虛線所指示的晶體管表示晶體管處于非傳導狀態(tài)(截止)。
[0103]描述第一脈沖信號輸出電路10—丨的典型操作。第一脈沖信號輸出電路10」的配置如上所述。此外，所輸入的信號和所提供的電位之間的關(guān)系如上所述。注意，在以下描述中，VDD用于將要提供給輸入端子和電源線的所有高電位(又稱作Η電平、Η電平信號等)，并且Vss用于將要提供給輸入端子和電源線的所有低電位(又稱作L電平、L電平信號等)。
[0104]在第一期間51中，SP1處于Η電平，使得將高電位提供給用作第一脈沖信號輸出電路10—i中的第四輸入端子24的第五晶體管105的柵極端子和第十晶體管110的柵極端子。因此，第五晶體管105和第十晶體管110導通。另外，由于將高電位提供給第七晶體管107的柵極端子，所以第七晶體管107也導通(參見圖8A)。
[0105]當?shù)谖寰w管105和第七晶體管107導通時，結(jié)點A的電位升高。當?shù)谑w管110導通時，結(jié)點B的電位下降。第五晶體管105的第二端子的電位為VDD。因此，第五晶體管105的第一端子的電位變?yōu)閂DD-V_5，其是通過從第二端子的電位中減去第五晶體管105的閾值電壓所獲得的電位。第七晶體管107的柵極端子的電位為VDD。因此，在作為第七晶體管107的閾值電壓的Vt_高于或等于V_5的情況下，結(jié)點A的電位變?yōu)閂DD-Vt_，由此第七晶體管107截止。另一方面，在Vt_低于V _。5的情況下，結(jié)點A的電位升高到V DD-Vthl05,同時第七晶體管107保持為導通。下文中，在第一期間51中所得到的結(jié)點A的電位表示為VAH。當結(jié)點A的電位達到VAH時，第五晶體管105和第七晶體管107截止；因此，使結(jié)點A處于浮態(tài)，同時其電位保持在VAH。
[0106]當結(jié)點A的電位變?yōu)閂AH時，第一晶體管101和第三晶體管103導通。在這里，由于CLK1處于L電平，所以從第一輸出端子26和第二輸出端子27輸出L電平信號。
[0107]在第二期間52中，CLK1的電位從L電平改變成Η電平。由于第一晶體管101和第三晶體管103導通，所以第一輸出端子26的電位和第二輸出端子27的電位升高。此外，在第一晶體管101的柵極端子與源極端子(或漏極端子)之間生成電容；通過該電容，其柵極端子和源極端子(或漏極端子)電容性地耦合。類似地，在第三晶體管103的柵極端子與源極端子(或漏極端子)之間生成電容；通過該電容，其柵極端子和源極端子(或漏極端子)電容性地親合。因此，當?shù)谝惠敵龆俗?6的電位和第二輸出端子27的電位升高(引導操作)時，處于浮態(tài)的結(jié)點Α的電位升高。結(jié)點A的電位最終變成高于VDD+Vthm，并且第一輸出端子26的電位和第二輸出端子27的電位的每個變?yōu)閂dd(H電平)(參見圖7和圖8B)。
[0108]在第三期間53中，CLK2變?yōu)棣щ娖剑⑶业诰啪w管109導通。相應地，結(jié)點Β的電位升高。當結(jié)點Β的電位升高時，第二晶體管102、第四晶體管104和第六晶體管106導通，并且結(jié)點Α的電位下降。因此，第一輸出端子26的電位和第二輸出端子27的電位變?yōu)長電平(參見圖8C)。
[0109]在第四期間54中，CLK2變?yōu)長電平，并且第九晶體管109截止。第五輸入端子25( S卩，SR0UT3)變?yōu)棣щ娖?，并且第八晶體管108導通。因此，保持結(jié)點Α的電位和結(jié)點B的電位，并且第一輸出端子26的電位和第二輸出端子27的電位保持在L電平(參見圖9A) ο
[0110]在第五期間55中，第五輸入端子25(即，SR0UT3)的電位變?yōu)長電平，由此保持結(jié)點Β的電位。因此，第二晶體管102、第四晶體管104和第六晶體管106保持為導通，使得第一輸出端子26和第二輸出端子27的電位保持在L電平(參見圖9Β)。
[0111]注意，例如，結(jié)點Β的電位因晶體管的斷態(tài)電流而下降。但是，具有充分低斷態(tài)電流的晶體管(例如包括氧化物半導體的晶體管)沒有這種問題。
[0112]通過摻雜來控制包括硅的晶體管的閾值電壓，但是無法通過摻雜來控制包括諸如氧化物半導體之類的寬能隙半導體的晶體管的閾值電壓。因此，在包括寬能隙半導體的晶體管中，甚至當沒有施加偏壓到柵極時(甚至當柵極和源極具有相同電位時)，電流也可能在源極與漏極之間流動。但是，在這個實施例中所述的脈沖信號輸出電路中，使第十晶體管110的溝道長度比第三晶體管103的溝道長度要長并且比第四晶體管104的溝道長度要長，由此能夠抑制從結(jié)點Β所生成的泄漏電流量；因此能夠穩(wěn)定地保持結(jié)點Β的電位。此外，使第六晶體管106的溝道長度比第三晶體管103的溝道長度要長并且比第四晶體管104的溝道長度要長，由此能夠抑制從結(jié)點A所生成的泄漏電流量；因此能夠使結(jié)點A中的引導操作穩(wěn)定。也就是說，通過這個實施例的結(jié)構(gòu)，結(jié)點A的電位和結(jié)點B的電位能夠保持長時間期間；因此，例如甚至當該結(jié)構(gòu)用于具有低頻的電路時，也能夠防止故障。
[0113]注意，為了進一步抑制結(jié)點B的電位的下降，還可設置具有電連接到結(jié)點B的一個電極的電容器120，如圖10A中所示。例如，電容器120的另一個電極可電連接到第一電源線31。
[0114]此外，能夠通過使用具有其中至少兩個柵極串聯(lián)布置的多柵結(jié)構(gòu)的第六晶體管106或第十晶體管110，來進一步抑制結(jié)點B的電位的下降，如圖10B中所示。注意，雖然圖10B示出其中第六晶體管106和第十晶體管110均具有多柵結(jié)構(gòu)的示例，但是第六晶體管106和第十晶體管110其中之一可具有多柵結(jié)構(gòu)。當然，圖10A中所示的結(jié)構(gòu)和圖10B中所示的結(jié)構(gòu)可結(jié)合使用。
[0115]借助于具有圖10B中所示多柵結(jié)構(gòu)的晶體管，能夠?qū)崿F(xiàn)晶體管的冗余度。因此，能夠改進脈沖信號輸出電路的產(chǎn)量。
[0116]在下一個期間中CLK2變?yōu)棣щ娖降那闆r下，第九晶體管109導通，并且電位周期地提供給結(jié)點Β。因此，甚至當使用具有較高斷態(tài)電流的晶體管時，能夠防止脈沖信號輸出電路的故障。
[0117]如上所述，這個實施例中所述的結(jié)構(gòu)、方法等能夠與其它實施例中所述的結(jié)構(gòu)、方法等的任一個適當組合。
[0118](實施例3)
在這個實施例中，參照圖11Α至圖11D來描述能夠在以上實施例中所述的脈沖信號輸出電路和移位寄存器中使用的晶體管的示例。對于晶體管的結(jié)構(gòu)沒有特殊限制。例如，能夠采用諸如頂柵結(jié)構(gòu)、底柵結(jié)構(gòu)、交錯結(jié)構(gòu)或平面結(jié)構(gòu)之類的適合結(jié)構(gòu)。備選地，晶體管可具有其中形成一個溝道形成區(qū)的單柵結(jié)構(gòu)或者其中形成兩個或更多溝道形成區(qū)的多柵結(jié)構(gòu)。備選地，晶體管可具有一種結(jié)構(gòu)，其中兩個柵電極層在溝道區(qū)之上和之下隔著柵絕緣層形成。
[0119]圖11Α至圖11D示出晶體管的截面結(jié)構(gòu)的示例。圖11Α至圖11D中所示的晶體管各包括氧化物半導體作為半導體。使用氧化物半導體的優(yōu)點是能夠通過簡單低溫過程來獲得的高迀移率和低斷態(tài)電流。
[0120]圖11Α中所示的晶體管410是底柵晶體管的示例，并且又稱作反交錯晶體管。
[0121]晶體管410包括設置在具有絕緣表面的襯底400之上的柵電極層401、柵絕緣層402、氧化物半導體層403、源電極層405a和漏電極層405b。此外，設置與氧化物半導體層403相接觸的絕緣層407。在絕緣層407之上形成保護絕緣層409。
[0122]圖11B中所示的晶體管420是稱作溝道保護(溝道阻止)晶體管的底柵晶體管的示例，并且又稱作反交錯晶體管。
[0123]晶體管420包括設置在具有絕緣表面的襯底400之上的柵電極層401、柵絕緣層402、氧化物半導體層403、用作溝道保護層的絕緣層427、源電極層405a和漏電極層405b。此外，設置保護絕緣層409。
[0124]圖11C中所示的晶體管430是底柵晶體管的示例。晶體管430包括設置在具有絕緣表面的襯底400之上的柵電極層401、柵絕緣層402、源電極層405a、漏電極層405b和氧化物半導體層403。此外，設置與氧化物半導體層403相接觸的絕緣層407。此外，在絕緣層407之上形成保護絕緣層409。
[0125]在晶體管430中，柵絕緣層402設置在襯底400和柵電極層401之上并且與其接觸，以及源電極層405a和漏電極層405b設置在柵絕緣層402之上并且與其接觸。此外，氧化物半導體層403設置在柵絕緣層402、源電極層405a和漏電極層405b之上。
[0126]圖11D中所示的晶體管440是頂柵晶體管的示例。晶體管440包括設置在具有絕緣表面的襯底400之上的絕緣層437、氧化物半導體層403、源電極層405a、漏電極層405b、柵絕緣層40