三維高壓柵極驅(qū)動器集成電路的制作方法
【專利摘要】一種三維(3D)柵極驅(qū)動器集成電路包含一個堆棧在低端集成電路上的高端集成電路，利用貫穿硅通孔TSV，將高端集成電路和低端集成電路互連。因此，可以不需要端接區(qū)和掩埋層就能制備高端集成電路和低端集成電路。這種3D柵極驅(qū)動器集成電路提高了高壓集成的易用性，增強了柵極驅(qū)動器集成電路的強度和可靠性。
【專利說明】三維高壓柵極驅(qū)動器集成電路
【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及高壓柵極驅(qū)動器集成電路，尤其是三維的高壓柵極驅(qū)動器集成電路。【背景技術(shù)】
[0002]柵極驅(qū)動器電路，包含高端和低端驅(qū)動器用于驅(qū)動功率MOSFET或IGBT輸出晶體管，這些輸出晶體管通常用在發(fā)動機等高壓器件中。在一些器件中，高端驅(qū)動器用于驅(qū)動在高達600V電壓下工作的高端結(jié)構(gòu)中的N-通道功率M0SFET。傳統(tǒng)的高壓柵極驅(qū)動器電路在同一個集成電路中，集成了高端柵極驅(qū)動器和低端柵極驅(qū)動器。圖1表示傳統(tǒng)的高壓柵極驅(qū)動器電路的俯視圖，圖2表示圖1所示的傳統(tǒng)的高壓柵極驅(qū)動器集成電路的剖面圖。參見圖1和2，高壓柵極驅(qū)動器集成電路10通常包含一個低壓電路區(qū)12和一個在高壓浮動陷阱中的高壓電路區(qū)14。在本說明中，“高壓電路區(qū)”一詞是指位于高壓浮動陷阱內(nèi)的電壓電路的電路區(qū)。結(jié)型端接區(qū)16沉積在低壓區(qū)12和高壓浮動陷阱之間。一個或多個N-型橫向雙極擴散MOS (LDMOS)晶體管18沉積在低壓區(qū)12中，用于將參考接地端的信號電壓，轉(zhuǎn)移到參考高壓浮動陷阱的信號電壓。
[0003]結(jié)型端接區(qū)16在低壓電路區(qū)12和高壓電路區(qū)14之間提供電絕緣。在一些器件中，結(jié)型端接區(qū)16包含絕緣結(jié)構(gòu)和降低的表面場(RESURF)效應(yīng)。結(jié)型端接區(qū)16的寬度必須足夠大，保證高壓柵極驅(qū)動器集成電路10很高的可靠性。一般而言，結(jié)型端接區(qū)16必須具有很大的寬度，從而確保600V左右或600V以上的擊穿電壓，避免因形成耗盡區(qū)而產(chǎn)生的穿通效應(yīng)，造成高壓柵極驅(qū)動器集成電路10失靈。一些傳統(tǒng)的高壓柵極驅(qū)動器電路利用合并的LDMOS晶體管，如圖1中的虛線所示，以減小集成電路的尺寸。然而，結(jié)型端接區(qū)16的尺寸卻沒有減小，集成電路的尺寸仍然很大。
[0004]高壓柵極驅(qū)動器集成電路10也利用了形成在P-型襯底17和N-型外延層20之間的N-型掩埋層結(jié)構(gòu)19。N-型掩埋層19 (NBL)形成在高壓電路區(qū)14和低壓電路區(qū)12中，從而為寄生襯底導(dǎo)電提供一個低阻抗的通路，以避免閉鎖。掩埋層在制備高壓柵極驅(qū)動器集成電路時需要額外的處理工藝，因此會增加制造成本。

【發(fā)明內(nèi)容】

[0005]依據(jù)本發(fā)明的一個實施例，三維柵極驅(qū)動器集成電路包含一個上面帶有低端驅(qū)動器以及一個第一 LDMOS晶體管的低端集成電路，低端集成電路就在第一 LDMOS晶體管處接收低端輸入信號和高端輸入信號，并且提供低端輸出信號；高端驅(qū)動器、第一電阻器和門閂電路形成在聞端集成電路上，聞端集成電路提供聞端輸出/[目號；聞壓純化層形成在低端集成電路和高端集成電路之間；貫穿硅通孔形成在高端集成電路和高壓鈍化層中，貫穿硅通孔在該處將第一電阻器連接到形成在低端集成電路上的第一 LDMOS晶體管的漏極端上。在實際運行中，第一 LDMOS晶體管和第一電阻器構(gòu)成電平轉(zhuǎn)移電路。第一 LDMOS晶體管接收與高端輸入信號有關(guān)的第一信號，并且為門閂電路提供第一電平轉(zhuǎn)移信號。門閂電路產(chǎn)生用于驅(qū)動高端驅(qū)動器的驅(qū)動信號。[0006]依據(jù)本發(fā)明的另一方面，用于制備三維柵極驅(qū)動器集成電路的方法包含制備一個具有以及一個第一 LDMOS晶體管的低端驅(qū)動器的低端集成電路，低端集成電路就在第一LDMOS晶體管處接收低端輸入信號和高端輸入信號，并且提供低端輸出信號；高端驅(qū)動器、第一電阻器和門閂電路形成在高端集成電路上，高端集成電路提供高端輸出信號；將低端集成電路連接到晶片封裝底座；將高端集成電路通過高壓鈍化層，連接到低端集成電路；刻蝕高端集成電路和高壓鈍化層中的貫穿硅通孔開口，貫穿硅通孔開口連接第一電阻器，并且延伸到形成在低端集成電路上第一 LDMOS晶體管的漏極端；在貫穿硅通孔將第一電阻器電連接到第一 LDMOS晶體管漏極端的貫穿硅通孔開口中，制備導(dǎo)電材料。在實際運行中，第一 LDMOS晶體管和第一電阻器構(gòu)成電平轉(zhuǎn)移電路。第一 LDMOS晶體管接收與高端輸入信號有關(guān)的第一信號，并且為門閂電路提供第一電平轉(zhuǎn)移信號。門閂電路產(chǎn)生用于驅(qū)動高端驅(qū)動器的驅(qū)動信號。
[0007]參照以下的詳細說明及附圖后，將更好地理解本發(fā)明。
【專利附圖】

【附圖說明】
[0008]圖1表示一種傳統(tǒng)的高壓柵極驅(qū)動器集成電路的俯視圖。
[0009]圖2表示圖1所示的傳統(tǒng)的高壓柵極驅(qū)動器集成電路的剖面圖。
[0010]圖3表示依據(jù)本發(fā)明的一個實施例，一種高壓柵極驅(qū)動器電路的電路圖。
[0011]圖4表示依據(jù)本發(fā)明的一個實施例，一種3D柵極驅(qū)動器集成電路的剖面圖。
[0012]圖5表示依據(jù)本發(fā)明的一個實施例，一種3D柵極驅(qū)動器集成電路的制備方法流程圖。
[0013]圖6表示依據(jù)本發(fā)明的一個可選實施例，一種3D柵極驅(qū)動器集成電路的剖面圖。
[0014]圖7表示依據(jù)本發(fā)明的第二可選實施例，一種3D柵極驅(qū)動器集成電路的剖面圖。
[0015]圖8表示依據(jù)本發(fā)明的第三可選實施例，一種3D柵極驅(qū)動器集成電路的剖面圖。
[0016]圖9表示依據(jù)本發(fā)明的第四可選實施例，一種3D柵極驅(qū)動器集成電路的剖面圖。
[0017]圖10表示依據(jù)本發(fā)明的一個可選實施例，一種高壓柵極驅(qū)動器集成電路的電路圖。
【具體實施方式】
[0018]根據(jù)本發(fā)明的原理，一種三維(3D)柵極驅(qū)動器集成電路包含一個堆棧在低端集成電路上的高端集成電路，利用貫穿硅通孔(TSV)，將高端集成電路和低端集成電路互連。因此，可以不需要端接區(qū)和掩埋層就能制備高端集成電路和低端集成電路。本發(fā)明所述的3D柵極驅(qū)動器集成電路提高了高壓集成的易用性，增強了柵極驅(qū)動器集成電路的強度和可靠性。
[0019]在一個實施例中，3D柵極驅(qū)動器集成電路包含一個低端集成電路，上面帶有低端驅(qū)動器和電平轉(zhuǎn)移LDMOS晶體管，以及一個高端集成電路，上面帶有高端驅(qū)動器。高端集成電路的襯底是浮動的，由于不必提供從低端驅(qū)動器的P-襯底絕緣，因此無需掩埋層。形成在高端集成電路上的高端驅(qū)動器利用TSV，互連到電平轉(zhuǎn)移LDMOS上。在一個實施例中，結(jié)合引線將低端集成電路上的低端驅(qū)動器和高端集成電路上的高端驅(qū)動器連接到3D柵極驅(qū)動器集成電路的封裝引線上。[0020]圖3表示依據(jù)本發(fā)明的一個實施例，一種高壓柵極驅(qū)動器電路的電路圖。參見圖3，沉積高壓柵極驅(qū)動器電路50，用于驅(qū)動一對N-通道功率MOSFET Ml和M2，Ml和M2串聯(lián)在高電壓源Vhv (節(jié)點52)和接地端電勢(節(jié)點53)之間。在本發(fā)明中，高電壓源Vhv為600V或600V以上。因此，N-通道MOSFET Ml必須在高達600V的電壓下工作。這對N-通道功率MOSFET Ml和M2，在高端驅(qū)動信號HO和低端驅(qū)動信號LO的控制下，可以選擇接通和斷開，以產(chǎn)生輸出信號Vs (節(jié)點54)驅(qū)動負載。
[0021]高壓柵極驅(qū)動器電路50包含一個高端驅(qū)動器68，用于產(chǎn)生高端驅(qū)動信號HO，驅(qū)動功率MOSFET Ml,以及一個低端驅(qū)動器58，用于產(chǎn)生低端驅(qū)動信號L0，驅(qū)動功率MOSFET M2。柵極驅(qū)動器電路50接收邏輯電壓源Vdd (節(jié)點72)。柵極驅(qū)動器電路50也接收邏輯電壓源Vdd產(chǎn)生的升壓電壓源Vb (節(jié)點70)以及升壓電容器Cb。更確切地說，電容器Cb連接在升壓電壓源節(jié)點70和輸出電壓Vs (節(jié)點54)之間。二極管Dl位于邏輯電壓源Vdd (節(jié)點72)和電容器Cb (節(jié)點70)的頂板之間。更確切地說，二極管Dl的陽極連接到邏輯電壓源(節(jié)點72)，二極管Dl的陰極連接到電容器Cb的頂板(節(jié)點70)。當MOSFET M2接通時，二極管Dl用于為升壓電容器Cb充電，當MOSFET Ml接通時，二極管Dl用于提供反向閉鎖。也就是說，當MOSFET M2接通時，二極管Dl使電流以正向偏壓的方向，從邏輯電壓源Vdd流出，為電容器Cb充電。然而，當MOSFET Ml接通時，二極管Dl阻止電流從電容器Cb流回邏輯電壓源節(jié)點。
[0022]在實際運行中，當?shù)投斯β蔒OSFET M2接通時，驅(qū)使輸出電壓信號Vs接地，邏輯電壓源Vdd為電容器Cb充電，在整個電容器Cb上產(chǎn)生電容器電壓Vc，電容器電壓Vc與邏輯電壓源Vdd比較接近，當Vdd=25V時，Vc也在25V左右。當高端功率MOSFET Ml接通時，驅(qū)使輸出電壓信號Vs接近高電壓源VHV，升壓電壓源Vb的電壓值升高到Vs+Vc，例如當Vhv=600V時，升壓電壓源Vb約為600V+25V=625V。當高端功率MOSFET Ml接通時，驅(qū)使高端驅(qū)動信號HO達到升壓Vb (例如625V)。因此，驅(qū)使輸出電壓信號Vs達到高電壓源Vhv的總值(例如 600V)。
[0023]低端驅(qū)動器58接收低端輸入信號LIN (節(jié)點56),低端輸入信號LIN可以是一個CMOS或TTL兼容的邏輯輸入信號。輸入信號LIN為微處理器產(chǎn)生的脈寬調(diào)制(PWM)信號。低端驅(qū)動器58將輸入信號LIN轉(zhuǎn)換成低端驅(qū)動信號L0。邏輯電壓源Vdd為低端驅(qū)動器58提供電壓。另一方面，高端驅(qū)動器68由高端輸入信號HIN (節(jié)點60)驅(qū)動，高端輸入信號HIN也可以是由微處理器產(chǎn)生的PWM信號。然而，耦合到高端驅(qū)動器68上的高端驅(qū)動信號，是由升壓電壓源Vb提供電壓。更確切地說，高端輸入信號HIN (節(jié)點60)耦合到脈沖發(fā)生器62上，邏輯電壓源Vdd為脈沖發(fā)生器62提供電壓。脈沖發(fā)生器62產(chǎn)生設(shè)置斜杠(Set/)和復(fù)位斜杠(Reset/)信號,用于驅(qū)動高壓電平轉(zhuǎn)移電路64。高壓電平轉(zhuǎn)移電路64包含一對高壓LDMOS晶體管LDMl和LDM2。LDMOS晶體管LDMl由Set/信號控制，通過電阻器Rl耦合到升壓電壓源Vb (節(jié)點70)上。LDMOS晶體管LDM2由Reset/信號控制，通過低注入R2耦合到升壓電壓源Vb (節(jié)點70)上。當LDMOS晶體管LDMl和LDM2中的一個通過各自的Set/和Reset/信號接通時，LDMOS晶體管的漏極被拉低，電壓為Vb減去電阻器Rl或R2在漏極節(jié)點73或74上產(chǎn)生的電壓降。
[0024]假設(shè)電阻器Rl和R2具有相同的電阻值，則LDMOS晶體管的漏極節(jié)點73、74處的電壓為Vb-VK，其中Vk表示電阻器Rl或R2上的電壓降。假設(shè)電壓Vk約為25-30V，當高端驅(qū)動器68激活至升壓電壓Vb處的邏輯高電平時，升壓電壓源Vb升高至Vs+Vc，例如625V，驅(qū)使LDMOS晶體管的漏極節(jié)點73、74約為600。高壓LDMOS晶體管LDMl和LDM2用于將脈沖發(fā)生器62產(chǎn)生的Set/和Reset/信號，電平轉(zhuǎn)移至驅(qū)動高端驅(qū)動器68所需的電平。耦合電平轉(zhuǎn)移Set和Reset信號(節(jié)點73、74)，驅(qū)動SR門閂66，升壓電壓源Vb為SR門閂66提供電壓。SR門閂66產(chǎn)生用于驅(qū)動高端驅(qū)動器68的脈沖信號。
[0025]在本實施例中，高壓柵極驅(qū)動器電路50使用兩個電平轉(zhuǎn)移LDMOS晶體管，產(chǎn)生用于驅(qū)動高端驅(qū)動器68的電平轉(zhuǎn)移Set和Reset信號。在其他實施例中，信號電平轉(zhuǎn)移LDMOS晶體管可以用于將高端輸入信號HIN轉(zhuǎn)換成高端驅(qū)動器68的驅(qū)動信號。使用兩個電平轉(zhuǎn)移LDMOS晶體管的優(yōu)勢在于，可以匹配低端和高端驅(qū)動信號的接通和斷開。
[0026]高壓柵極驅(qū)動器電路50可能還包含其他的電路，例如與高端驅(qū)動器和低端驅(qū)動器有關(guān)的UVLO (欠電壓閉鎖)電路，檢測欠電壓環(huán)境，關(guān)閉柵極驅(qū)動器電路，使電壓源降至工作范圍以內(nèi)。
[0027]如此配置下，所形成的高壓柵極驅(qū)動器電路50包含在高壓下工作的電路元件，例如電壓值接近高電壓源Vhv的元件，以及在邏輯電壓源Vdd下工作的電路元件。高壓柵極驅(qū)動器電路50包含一個在點劃線上方的高壓電路區(qū)，高壓浮動陷阱用于存放低壓電路，包含電阻器R1、R2、SR門閂66以及高端驅(qū)動器68。在本發(fā)明中，“高壓電路區(qū)”一詞是指位于高壓浮動陷阱內(nèi)低壓電路的電路區(qū)。
[0028]高壓柵極驅(qū)動器電路50還包含一個在點劃線下方的電壓電路區(qū)，用于存放脈沖產(chǎn)生器62、LDMOS晶體管LDMl和LDM2，以及低端驅(qū)動器58。在傳統(tǒng)的應(yīng)用中，如圖1和圖2所示，高壓浮動陷阱形成在電壓電路區(qū)中，并且一個很大的結(jié)型端接區(qū)包圍著高壓浮動陷阱。而且，當襯底為P-型襯底時，高壓浮動陷阱可以形成在N-型掩埋層上方的N-型外延層或P-型外延層中。當使用P-型外延層時，利用N-掩埋層周圍的N-型絕緣結(jié)構(gòu)，使高壓浮動陷阱與P-襯底絕緣。作為一個單片集成電路時，結(jié)型端接區(qū)增大了柵極驅(qū)動器電路的尺寸，掩埋層增加了制造成本。
[0029]依據(jù)本發(fā)明的實施例，利用高端集成電路90 (在點劃線上方)和低端集成電路80(在點劃線下方)，形成高壓柵極驅(qū)動器電路50。因此，電阻器Rl、R2、SR門閂66和高端驅(qū)動器68形成在高端IC90上，同時脈沖產(chǎn)生器62、LDMOS晶體管LDMl和LDM2，以及低端驅(qū)動器58形成在低端IC80上。高端集成電路堆棧在低端集成電路上，構(gòu)成一個三維柵極驅(qū)動器集成電路。通過制備高壓電路區(qū)和低壓電路區(qū)，分離集成電路，省去結(jié)型端接或絕緣結(jié)構(gòu)。另外，雖然高壓電路區(qū)形成在連接到升壓電壓源Vb上的高壓浮動陷阱中，例如625V升壓電壓源Vb，高壓電路區(qū)存放具有限定工作電壓的低壓電路，例如25-30V電路，工作電壓由升壓電壓源Vb至Vs電壓決定，Vs電壓也是整個升壓電容器Cb上的電壓Vc。因此，即使當所有的電路節(jié)點都位于升壓電壓源Vb上時，LDMOS晶體管的漏極(節(jié)點73和74)和高端驅(qū)動器68的工作電壓范圍約為升壓電容器Cb的電壓Vc。由于LDMOS晶體管的漏極絕緣僅需要承受Vc的電壓差，因此電連接到高壓集成電路90的LDMOS晶體管漏極區(qū)的絕緣就會變得較簡單。
[0030]圖4表示依據(jù)本發(fā)明的一個實施例，一種3D柵極驅(qū)動器集成電路的剖面圖。參見圖4，3D柵極驅(qū)動器集成電路100包含一個連接到封裝晶片封裝底座102的低端集成電路104。低端集成電路104形成在P-型襯底105上，包含N-陷阱106a至106c，在這些陷阱中形成與低端集成電路有關(guān)的電壓電路。尤其是低端驅(qū)動器可以形成在N-陷阱106a中。其他控制電路，包含UVLO電路也可以形成在N-陷阱106a中。電平轉(zhuǎn)移LDMOS晶體管LDl形成在N-陷阱106b中，電平轉(zhuǎn)移LDMOS晶體管LD2形成在N-陷阱106c中。除了電平轉(zhuǎn)移LDMOS晶體管的漏極節(jié)點之外，低端集成電路104不包含任何高壓電路元件，減少了所需的絕緣結(jié)構(gòu)的數(shù)量。此外，無需使用掩埋層，就可以制備N-陷阱106a-c。在一些情況下，無需使用N-型外延層，就可以制備低端集成電路104。
[0031]低端集成電路104含有導(dǎo)電著陸墊110，用于將LDMOS晶體管的漏極端連接到高端集成電路114。著陸墊110形成在中間電介質(zhì)層108上，通過通孔109連接到各自LDMOS晶體管LDl和LD2的漏極端。然后，通過鈍化層108，使低端集成電路104鈍化。在本發(fā)明中，中間電介質(zhì)層和鈍化層一起表不為層108。應(yīng)明確,層108含有不同的絕緣電介質(zhì)和鈍化層。
[0032]高端集成電路114形成在P-型襯底113上，并且含有N-陷阱116a至116c，高端集成電路的低壓電路就形成在這些陷阱中。P-型襯底113連接到輸出電壓Vs節(jié)點，使襯底電壓在地電壓和高電壓源Vhv之間切換。在本發(fā)明中，P-型襯底113有時看作是“浮動的”，是指襯底113沒有連接到固定的電勢上，而是在地電壓和高電壓源Vhv之間變化的電壓值。
[0033]確切地說，高端驅(qū)動器形成在N-陷阱116a中。其他控制電路，包含UVLO電路，也可以形成在N-陷阱116a中。SR門閂電路形成在N-陷阱116b和116c中。由于高端P-襯底113連接到輸出電壓Vs上，Vs作為高端電路的地電壓參考值，并且高端集成電路114作為一個獨立的集成電路，因此高端集成電路114不需要任何高壓絕緣(例如625V絕緣)。此夕卜，由于P-襯底113是“浮動的”，即使電路位于高電壓源(?600V)上，高端集成電路114僅僅經(jīng)歷了一個很小的電壓振蕩(30V)，因此無需使用掩埋層就可以制備N-陷阱116a-c。在一些情況下，無需使用N-型外延層，也可以制備高端集成電路114。
[0034]電平轉(zhuǎn)移電路的電阻器Rl和R2形成在高端集成電路114中，并且通過中間電介質(zhì)層120，與P-襯底113絕緣。電阻器Rl和R2通過通孔121，連接到SR門閂電路上。然后，通過鈍化層120，鈍化高端集成電路114。在本發(fā)明中，中間電介質(zhì)層和鈍化層全部表示為層120。應(yīng)明確，層120包含不同的絕緣電介質(zhì)和鈍化層。
[0035]在本實施例中，高端集成電路114接收來自低端集成電路104的兩個輸入信號。更確切地說，電平轉(zhuǎn)移LDMOS晶體管的漏極連接到各自電阻器Rl和R2上。在本發(fā)明的實施例中，低端集成電路104涂覆一層高壓鈍化層112，高端集成電路114晶片連接到高壓鈍化層112上。然后，利用貫穿硅通孔(TSV)結(jié)構(gòu)，在LDMOS晶體管和電阻器之間形成電連接。在本實施例中，形成兩個TSV結(jié)構(gòu)124，將連接在電阻器Rl和R2上的金屬墊112，連接到連接在LDMOS晶體管漏極的著陸墊110上。TSV結(jié)構(gòu)124包含一個TSV電介質(zhì)層126，沿P-襯底113中通孔開口的側(cè)壁形成。在這種情況下，TSV電介質(zhì)層126使TSV中的導(dǎo)電材料與P-型襯底113絕緣。TSV電介質(zhì)層126僅需要一種低壓絕緣材料，例如30V-50V。這是因為，即使TSV節(jié)點和P-型襯底113都位于高電壓值(600V)上，它們的電壓之間僅存在很小的電壓差(例如30V)。TSV結(jié)構(gòu)124可以覆蓋一個保護層128。
[0036]因此，3D柵極驅(qū)動器集成電路就形成在高壓電路區(qū)和低壓電路區(qū)所形成的地方，高壓電路區(qū)和低壓電路區(qū)形成在獨立的集成電路中，并且通過TSV堆?；ミB在一起。3D柵極驅(qū)動器集成電路連接到外部封裝引線，是通過弓I線接合到高端集成電路和低端集成電路來實現(xiàn)的(圖中沒有表示出)。外部連接可以包含高端和低端輸入邏輯信號HIN、LIN、邏輯電壓源Vdd、升壓電壓源Vb以及高端、低端輸出信號HO和L0。
[0037]在圖4所示的實施例中，利用兩個電平轉(zhuǎn)移LDMOS晶體管，將Set和Reset信號通過電阻器Rl和R2電平轉(zhuǎn)移到高端驅(qū)動器。在其他實施例中，僅使用一個電平轉(zhuǎn)移LDMOS晶體管及其對應(yīng)的電阻器，就可以配置高壓柵極驅(qū)動器電路。圖4所示的利用兩個電平轉(zhuǎn)移LDMOS晶體管僅用于示例。
[0038]本發(fā)明所述的3D柵極驅(qū)動器集成電路具有眾多優(yōu)點。第一，3D柵極驅(qū)動器集成電路是可擴展的，能夠在600-1200V的高壓下工作。第二，3D堆棧結(jié)構(gòu)與一維平面柵極驅(qū)動器IC結(jié)構(gòu)相比，減少了芯片引腳。第三，將高端和低端電路區(qū)分出獨立的集成電路后，不再需要高壓端接區(qū)、掩埋層或外延層。這將縮小集成電路的尺寸，并且降低制造成本。第四，由于除去了 N-掩埋層，因此N-陷阱電容降低的同時，驅(qū)動器電路中的延時也會縮短。第五，將高壓電路區(qū)和低壓電路區(qū)分出獨立的集成電路芯片，使柵極驅(qū)動器不受閉鎖的影響，增強了柵極驅(qū)動器電路的強度。最后，由于高端驅(qū)動器N-陷阱與低端驅(qū)動器N-陷阱完全分開，從而更容易通過HTRB (高溫反向偏置)等可靠性測試。
[0039]圖5表示依據(jù)本發(fā)明的一個實施例，一種3D柵極驅(qū)動器集成電路的制備方法的流程圖。參見圖5，從提供一個高端集成電路(IC)芯片和一個低端集成電路(IC)芯片開始，制備一種3D柵極驅(qū)動器集成電路的方法200。低端IC芯片包含低端驅(qū)動器、控制電路以及電平轉(zhuǎn)移LDMOS晶體管等低壓電路。高端IC芯片包含高端驅(qū)動器、RS門閂電路以及用于電平轉(zhuǎn)移電路的電阻器等高壓電路。在方法200中，例如利用晶片黏貼(步驟202)，將低端IC芯片連接到晶片封裝底座上。然后，利用晶片黏貼(步驟204)，將高端IC芯片連接到低端IC芯片的頂部。
[0040]在一些實施例中，低端IC芯片上方形成一個高壓鈍化層，高端IC芯片黏貼在高壓鈍化層頂部。在其他實施例中，高壓鈍化層可以形成在高端集成電路的背面，然后帶有高壓鈍化層的高端集成電路黏貼到低端集成電路和/或分立的LDMOS晶體管上。
[0041]然后，進行貫穿硅通孔(TSV)刻蝕或激光鉆孔，在低端IC芯片上形成穿過高端IC芯片、晶片黏貼、鈍化層的開口(步驟206)。低端IC芯片上的著陸墊作為TSV刻蝕的擴散終點。然后用側(cè)壁絕緣物內(nèi)襯TSV開口(步驟208)。由于TSV節(jié)點和高端IC芯片襯底之間的電壓差僅為30-50V，因此側(cè)壁絕緣物僅僅需要很低的額定電壓，例如30-50V。
[0042]然后用導(dǎo)電材料填充TSV開口，每個填充后的通孔都用保護層密封(步驟210 )。進行引線接合，將3D柵極驅(qū)動器集成電路連接到外部封裝引線(步驟212)。
[0043]在上述實施例中，3D柵極驅(qū)動器集成電路中的低端集成電路作為一個單片集成電路，包含低端驅(qū)動器電路以及LDMOS晶體管。在其他實施例中，利用分立的LDMOS晶體管，低端集成電路可以作為獨立的集成電路芯片。圖6表示依據(jù)本發(fā)明的一個可選實施例，一種3D柵極驅(qū)動器集成電路的剖面圖。參見圖6，3D柵極驅(qū)動器集成電路300包含一個低端集成電路304，低端驅(qū)動器以及UVLO電路等其他控制電路形成在低端集成電路304上。低端集成電路304可以形成在帶有N-陷阱306a的P-型襯底305上，用于低壓電路。低端集成電路304晶片黏貼在晶片封裝底座302上。
[0044]3D柵極驅(qū)動器集成電路300還包含一對底部源極分立的LDMOS晶體管器件303和307。分立的LDMOS晶體管是通用的。在一些實施例中，一個獨立的集成電路包含雙分立底部-源極LDMOS晶體管。還可選擇，使用一對底部源極分立的溝陷阱DMOS晶體管器件。在本發(fā)明的實施例中，著陸墊310形成在中間電介質(zhì)層308上，通過通孔309，與分立的LDMOS器件303和307的漏極端電接觸。然后用鈍化層308覆蓋每個分立的LDMOS器件303、307。在本發(fā)明中，中間電介質(zhì)層和鈍化層一起稱為層308。然后在分立的LDMOS器件303、307上方，形成一個高壓鈍化層312。高端集成電路314黏貼在高壓鈍化層312上。制備貫穿-硅通孔結(jié)構(gòu)324，以便在高端集成電路314中的電阻器R1、R2和分立的LDMOS晶體管303、307的漏極端之間形成電連接，其方式參見上述圖4所示。
[0045]在本發(fā)明的實施例中，3D柵極驅(qū)動器集成電路包含與低端集成電路集成的升壓二極管Dl (圖3)。圖7表示依據(jù)本發(fā)明的第二可選實施例，一種3D柵極驅(qū)動器集成電路的剖面圖。參見圖7，在本實施例中，3D柵極驅(qū)動器集成電路400包含一個升壓二極管450，形成在低端集成電路104的P-襯底105上。升壓二極管450的陰極端通過TSV452，連接到高端集成電路114上的升壓電壓源Vb節(jié)點上。升壓二極管450的陽極端通過結(jié)合引線或金屬母線，連接到邏輯電壓源Vdd節(jié)點上。
[0046]圖8表示依據(jù)本發(fā)明的第三可選實施例，一種3D柵極驅(qū)動器集成電路的剖面圖。參見圖8，在本實施例中，3D柵極驅(qū)動器集成電路500包含一個升壓二極管550，作為一個分立的N-型LDMOS晶體管器件560。更確切地說，分立的LDMOS晶體管器件560的柵極和源極端短接在一起，而且短接至P-型本體。晶體管的N-型漏極擴散和P-型本體，構(gòu)成一個體二極管，用作升壓二極管D1。升壓二極管550的陰極端(D)通過TSV 552，連接到高端集成電路314上的升壓電壓源Vb節(jié)點。升壓二極管550的陽極端、LDMOS晶體管的本體(B)通過晶片封裝底座部分502b連接起來，晶片封裝底座部分502b連接到邏輯電壓源Vdd節(jié)點。用于LDMOS晶體管器件303、307和低端驅(qū)動器305的晶片封裝底座部分302連接到地電壓。
[0047]在其他實施例中，分立的P-型LDMOS晶體管器件可用作升壓二極管Dl。在其他情況下，N-型本體的源極和柵極端短接在一起，作為二極管的陰極，P-型漏極擴散作為二極管的陽極。
[0048]圖9表示依據(jù)本發(fā)明的第四可選實施例，一種3D柵極驅(qū)動器集成電路的剖面圖。參見圖9，3D柵極驅(qū)動器集成電路600包含一個升壓二極管650，作為一個分立的肖特基二極管器件660。升壓二極管650的陰極端通過TSV 652，連接到高端集成電路314上的升壓電壓源Vb節(jié)點。升壓二極管650的陽極端通過晶片封裝底座部分602b連接，晶片封裝底座部分602b連接到邏輯電壓源Vdd節(jié)點。用于LDMOS晶體管器件303、307和低端驅(qū)動器305的晶片封裝底座部分302連接到地電壓。
[0049]在本發(fā)明的實施例中，利用分立的LDMOS晶體管或集成電路上分立的肖特基二極管，可以制備升壓二極管，該集成電路與含有低端驅(qū)動器和電平轉(zhuǎn)移LDMOS晶體管的低端集成電路分開。也就是說，參見圖7，與升壓二極管450集成在低端集成電路104的同一個襯底上不同，如圖8和圖9所示，升壓二極管可以作為分立的元件。
[0050]在上述實施例中，利用電阻器Rl和R2作為LDMOS晶體管LDMl和LDM2的無源負載，制備電平轉(zhuǎn)移電路。在其他實施例中，可以利用包含無源負載或有源負載在內(nèi)的其他負載電路配置電平轉(zhuǎn)移電路，將信號從低端集成電路轉(zhuǎn)移到適合高端集成電路的電壓值，也就是升壓電壓源Vb和輸出電壓Vs之間的電壓。在其他實施例中，利用電流反射鏡作為LDMOS晶體管LDMl和LDM2的有源負載，配置電平轉(zhuǎn)移電路。圖10表示依據(jù)本發(fā)明的一個可選實施例，一種高壓柵極驅(qū)動器電路的電路圖。為了簡化，給出圖3和圖10中相似元件的參考值。參見圖10，利用電流反射鏡電路作為LDMOS晶體管LDMl和LDM2的有源負載，制備高壓電平轉(zhuǎn)移電路764。通過二極管所連的PMOS晶體管M2作為電流反射鏡，制備電流反射鏡電路，PMOS晶體管M4作為電流源。PMOS晶體管M3和M4的柵極端連接在一起。因此，PMOS晶體管M3和M4的電流反射鏡電路為LDMOS晶體管LDMl和LDM2提供有源負載。如果在3D柵極驅(qū)動器集成電路中配置，電流反射鏡電路的PMOS晶體管就形成在高端集成電路上，制備TSV將低端集成電路中LDMOS晶體管器件的漏極節(jié)點，連接到電流反射鏡電路PMOS晶體管M3和M4的漏極端。
[0051]在其他實施例中，利用門閂電路作為有源負載，配置電平轉(zhuǎn)移電路，LDMOS晶體管的漏極端(節(jié)點73、74)箝位到輸出電壓Vs，防止漏極節(jié)點降至電壓Vs以下。利用其他有源或無源負載電路，連接到電平轉(zhuǎn)移電路中的LDMOS晶體管。使用電阻器、PMOS電路反射鏡以及門閂電路僅用于解釋說明，不用于局限。
[0052]盡管本發(fā)明的內(nèi)容已經(jīng)通過上述優(yōu)選實施例作了詳細介紹，但應(yīng)當認識到上述的描述不應(yīng)被認為是對本發(fā)明的限制。在本領(lǐng)域技術(shù)人員閱讀了上述內(nèi)容后，對于本發(fā)明的多種修改和替代都將是顯而易見的。因此，本發(fā)明的保護范圍應(yīng)由所附的權(quán)利要求來限定。
【權(quán)利要求】
1.一種三維柵極驅(qū)動器集成電路，包含: 一個低端集成電路，帶有一個低端驅(qū)動器以及一個第一 LDMOS晶體管，低端集成電路接收低端輸入信號和高端輸入信號，并且提供低端輸出信號； 一個高端集成電路，帶有一個高端驅(qū)動器、一個第一負載電路和一個門閂電路，高端集成電路提供高端輸出信號； 一個高壓鈍化層形成在低端集成電路和高端集成電路之間； 一個貫穿硅通孔形成在高端集成電路和高壓鈍化層中，貫穿硅通孔在該處將第一負載電路電連接到形成在低端集成電路上的第一 LDMOS晶體管的漏極端上， 其中，第一 LDMOS晶體管和第一負載電路構(gòu)成電平轉(zhuǎn)移電路，第一 LDMOS晶體管接收與高端輸入信號有關(guān)的第一信號，并且為門閂電路提供第一電平轉(zhuǎn)移信號，門閂電路產(chǎn)生用于驅(qū)動高端驅(qū)動器的驅(qū)動信號。
2.如權(quán)利要求1所述的三維柵極驅(qū)動器集成電路，其中第一負載電路是由其中一個電阻器組成。
3.如權(quán)利要求1所述的三維柵極驅(qū)動器集成電路，其中低端集成電路還包含一個形成在上面的第二 LDMOS晶體管，高端集成電路還包含一個第二負載電路，第二貫穿硅通孔形成在高端集成電路和高壓鈍化層中，以便將第二負載電路電連接到形成在低端集成電路上的第二 LDMOS晶體管漏極端，第二 LDMOS晶體管和第二負載電路構(gòu)成一個電平轉(zhuǎn)移電路，第二 LDMOS晶體管接收與高端輸入信號有關(guān)的第二信號，并且為門閂電路提供第二電平轉(zhuǎn)移信號，門R電路產(chǎn)生基于第一和第二電平轉(zhuǎn)移信號的驅(qū)動信號，用于驅(qū)動高端驅(qū)動器。
4.如權(quán)利要求3所述的三維柵極驅(qū)動器集成電路，其中第一負載電路和第二負載電路包含第一和第二電 阻器中的一個、一個電流反射鏡電路或一個門閂電路。
5.如權(quán)利要求1所述的三維柵極驅(qū)動器集成電路，其中貫穿硅通孔包含一個側(cè)壁電介質(zhì)層形成在穿過高端集成電路的那部分通孔處。
6.如權(quán)利要求5所述的三維柵極驅(qū)動器集成電路，其中側(cè)壁電介質(zhì)層是一個低壓電介質(zhì)層。
7.如權(quán)利要求1所述的三維柵極驅(qū)動器集成電路，其中低端集成電路還包含一個電連接到第一 LDMOS晶體管漏極端的著陸墊，著陸墊用作貫穿硅通孔的刻蝕終點。
8.如權(quán)利要求1所述的三維柵極驅(qū)動器集成電路，其中高端集成電路形成在第一導(dǎo)電類型的襯底中，襯底電連接到一對功率MOSFET的輸出電壓，高端輸出信號和低端輸出信號驅(qū)動這對功率M0SFET，高端驅(qū)動器形成在第二導(dǎo)電類型的陷阱中，該陷阱形成在不帶有掩埋層的襯底中。
9.如權(quán)利要求1所述的三維柵極驅(qū)動器集成電路，其中低端集成電路形成在第一導(dǎo)電類型的襯底上，低端驅(qū)動器形成在第二導(dǎo)電類型的陷阱中，該陷阱形成在不帶有掩埋層的襯底中。
10.如權(quán)利要求1所述的三維柵極驅(qū)動器集成電路，其中低端集成電路包含一個第一集成電路芯片以及一個第二集成電路芯片，所述的低端驅(qū)動器形成在第一集成電路芯片的上面，所述的第二集成電路芯片為第一分立的LDMOS晶體管，貫穿硅通孔將第一負載電路電連接到第一分立的LDMOS晶體管漏極端。
11.如權(quán)利要求10所述的三維柵極驅(qū)動器集成電路，其中高壓鈍化層僅形成在第一分立的LDMOS晶體管上方，高端集成電路黏貼到第一分立的LDMOS晶體管上方的高壓鈍化層上。
12.如權(quán)利要求10所述的三維柵極驅(qū)動器集成電路，其中高壓鈍化層形成在高端集成電路的背面，帶有高壓鈍化層的高端集成電路至少黏貼在第一分立的LDMOS晶體管頂面上。
13.如權(quán)利要求1所述的三維柵極驅(qū)動器集成電路，還包含: 一個形成在低端集成電路上的升壓二極管，升壓二極管的陰極端通過形成在高端集成電路和高壓鈍化層中的第三貫穿硅通孔，連接到高端集成電路上的升壓電壓源節(jié)點。
14.如權(quán)利要求1所述的三維柵極驅(qū)動器集成電路，還包含: 一個升壓二極管，作為分立的N-型LDMOS晶體管器件的體二極管，分立的LDMOS晶體管器件的源極、柵極和本體端電連接在一起，分立的LDMOS晶體管的漏極端通過形成在高端集成電路和高壓鈍化層中的第三貫穿硅通孔，連接到高端集成電路上的升壓電壓源節(jié)點，分立的N-型LDMOS晶體管器件電連接到晶片封裝底座第一部分，晶片封裝底座第一部分與連接低端集成電路的晶片封裝底座第二部分電絕緣。
15.如權(quán)利要求1所述的三維柵極驅(qū)動器集成電路，還包含: 一個升壓二極管，作為分立的肖特基二極管器件，分立的肖特基二極管器件的陰極端通過形成在高端集成電路和高壓鈍化層中的第三貫穿硅通孔，連接到高端集成電路上的升壓電壓源節(jié)點，分立的肖特基二極管器件電連接到晶片封裝底座第一部分，晶片封裝底座第一部分與連接低端集成電路的晶片封裝底座第二部分電絕緣。
16.一種用于制備三維柵 極驅(qū)動器集成電路的方法，包含: 制備一個具有低端驅(qū)動器以及一個第一 LDMOS晶體管的低端集成電路，低端集成電路接收低端輸入信號和高端輸入信號，并且提供低端輸出信號； 制備一個具有聞端驅(qū)動器、第一電阻器和11H電路的聞端集成電路，聞端集成電路提供高端輸出信號； 將低端集成電路連接到晶片封裝底座； 將高端集成電路通過高壓鈍化層,連接到低端集成電路； 刻蝕高端集成電路和高壓鈍化層中的貫穿硅通孔開口，貫穿硅通孔開口連接第一負載電路，并且延伸到形成在低端集成電路上的第一 LDMOS晶體管的漏極端； 在貫穿硅通孔開口中制備導(dǎo)電材料，從而形成貫穿硅通孔將第一負載電路電連接到第一 LDMOS晶體管的漏極端， 其中第一 LDMOS晶體管和第一負載電路構(gòu)成電平轉(zhuǎn)移電路，第一 LDMOS晶體管接收與高端輸入信號有關(guān)的第一信號，并且為門閂電路提供第一電平轉(zhuǎn)移信號，門閂電路產(chǎn)生用于驅(qū)動高端驅(qū)動器的驅(qū)動信號。
17.如權(quán)利要求16所述的方法，還包含: 在貫穿硅通孔開口中制備導(dǎo)電材料之前，先在穿過高端集成電路的那部分通孔開口處形成一個側(cè)壁電介質(zhì)層。
18.如權(quán)利要求17所述的方法，其中側(cè)壁電介質(zhì)層是一個低壓電介質(zhì)層。
19.如權(quán)利要求16所述的方法，其中低端集成電路還包含一個著陸墊，該著陸墊電連接到第一 LDMOS晶體管的漏極端，刻蝕貫穿硅通孔開口包含利用著陸墊作為刻蝕終點，刻蝕貫穿硅通孔開口。
20.如權(quán)利要求16所述的方法，還包含: 為低端輸入信號、高端輸入信號、低端輸出信號和高端輸出信號，形成到低端集成電路和高端集成電路的電連接。
21.如權(quán)利要求20所述的方法，其中形成到低端集成電路和高端集成電路的電連接包含形成引線接合到低端集成電路和高端集成電路。
22.如權(quán)利要求16所述的方法，還包含: 在低端集成電路上制備一個升壓二極管；并且通過形成在高端集成電路和高壓鈍化層中的第三貫穿硅通孔，將升壓二極管的陰極端連接到高端集成電路上的升壓電壓源節(jié)點。
23.如權(quán)利要求16所述的方法，還包含: 制備一個升壓二極管，作為分立的N-型LDMOS晶體管器件的體二極管，分立的LDMOS晶體管器件的源極、柵極和本體端電連接在一起，分立的LDMOS晶體管器件電連接到晶片封裝底座第一部分，晶片封裝底座第一部分與連接低端集成電路的晶片封裝底座第二部分絕緣；并且 通過形成在高端集成電路和高壓鈍化層中的第三貫穿硅通孔，將分立的LDMOS晶體管器件的漏極端連接到高端集成電路上的升壓電壓源節(jié)點。
24.如權(quán)利要求16所述的方法，還包含: 制備一個升壓二極管，作為分立的肖特基二極管器件，分立的肖特基二極管器件電連接到晶片封裝底座第一部分，·晶片封裝底座第一部分與連接低端集成電路的晶片封裝底座第二部分電絕緣；并且分立的肖特基二極管器件的陰極端通過形成在高端集成電路和高壓鈍化層中的第三貫穿硅通孔，連接到高端集成電路上的升壓電壓源節(jié)點。
25.如權(quán)利要求16所述的方法，其中將高端集成電路通過一個高壓鈍化層黏貼到低端集成電路上包含: 在低端集成電路頂面上形成一個高壓鈍化層；并且將高端集成電路黏貼到高壓鈍化層上。
26.如權(quán)利要求16所述的方法，其中將高端集成電路通過高壓鈍化層黏貼到低端集成電路上包含: 在高端集成電路背面制備一個高壓鈍化層；并且將高壓鈍化層黏貼到低端集成電路上。
【文檔編號】H03K17/687GK103595384SQ201310346456
【公開日】2014年2月19日 申請日期:2013年8月9日 優(yōu)先權(quán)日:2012年8月17日
【發(fā)明者】雪克·瑪力卡勒強斯瓦密 申請人:萬國半導(dǎo)體股份有限公司