一種柵極驅(qū)動單元及行柵極掃描驅(qū)動器及其驅(qū)動方法
【專利摘要】本發(fā)明公開了一種柵極驅(qū)動單元及行柵極掃描驅(qū)動器及其驅(qū)動方法，柵極驅(qū)動單元由信號采集模塊、升壓模塊、反相器模塊、負(fù)壓模塊、內(nèi)部輸出模塊及掃描輸出模塊構(gòu)成，通過負(fù)壓模塊，柵極驅(qū)動單元僅需要單負(fù)電源便能正常工作，簡化電路結(jié)構(gòu)、縮小電路面積的同時，還能降低時鐘跳變擺幅、降低電路功耗，此外輸出模塊采用直流驅(qū)動方式，能夠降低動態(tài)功耗，提高響應(yīng)速度。多級柵極驅(qū)動單元串聯(lián)后并與對應(yīng)的電源及時序控制模塊相連接便構(gòu)成了行柵極掃描驅(qū)動器，驅(qū)動器僅需3個驅(qū)動時鐘便能實現(xiàn)柵驅(qū)動信號的移位輸出，且所有時鐘均為占空比33.3％的流水線式驅(qū)動時序，時序簡單獨立，避免出現(xiàn)競爭冒險、提升電路穩(wěn)定性。
【專利說明】
一種柵極驅(qū)動單元及行柵極掃描驅(qū)動器及其驅(qū)動方法
技術(shù)領(lǐng)域
[0001]本發(fā)明涉及有源矩陣發(fā)光平板顯示器的行柵極掃描領(lǐng)域，具體涉及一種柵極驅(qū)動單元及行柵極掃描驅(qū)動器及其驅(qū)動方法。
【背景技術(shù)】
[0002]傳統(tǒng)的顯示面板行柵極驅(qū)動電路需要專門的驅(qū)動芯片，通過工藝將芯片壓接在玻璃基板上驅(qū)動像素電路。近年來，隨著技術(shù)的發(fā)展，利用薄膜晶體管在顯示面板中直接集成行柵極驅(qū)動電路來代替驅(qū)動芯片的行集成技術(shù)已成為當(dāng)前研究的熱門。行集成技術(shù)中使柵極驅(qū)動電路與像素電路集成在同一陣列，可以通過布局布線避免信號走線長度差異引起的時序混亂，提高信號質(zhì)量;還可以減少基板面積，減少工藝步驟以降低成本。此外，對于中小尺寸顯示屏，行集成技術(shù)能夠極大縮短邊框距離，實現(xiàn)窄邊框以符合人們審美需求。杭集成技術(shù)還能夠很好的解決傳統(tǒng)芯片不能應(yīng)用于柔性顯示的難題。
[0003]新型的氧化物薄膜晶體管器件因其優(yōu)良的性能、簡單的制造工藝成為了近年來熱門研究對象，但氧化物薄膜晶體管是N型器件，具有負(fù)閾值電壓的特性，若使用針對正閾值電壓特性晶體管開發(fā)的行掃描電路，則會因氧化物薄膜晶體管不能徹底關(guān)閉而導(dǎo)致電路功耗劇增甚至無法正常工作。為了徹底關(guān)斷氧化物薄膜晶體管，大多數(shù)新型的行掃描驅(qū)動電路內(nèi)部會用到兩個甚至兩個以上的負(fù)電源，然而多負(fù)電源會讓電路結(jié)構(gòu)變得復(fù)雜，內(nèi)部連線增加，電路面積增大，同時對各電源的要求也更為嚴(yán)苛。此外，大多數(shù)行掃描器都是利用了交流時鐘信號去提供輸出電流，而輸出晶體管的寄生電容不僅會消耗可觀的功耗，而且還會因為充放電而降低電路開關(guān)速度。

【發(fā)明內(nèi)容】

[0004]為了克服現(xiàn)有技術(shù)存在的缺點與不足，本發(fā)明首要目的是提供一種柵極驅(qū)動單元及行柵極掃描驅(qū)動器。
[0005]本發(fā)明的另一個目的是提供一種柵極驅(qū)動單元的驅(qū)動方法及行柵極掃描驅(qū)動器的驅(qū)動方法。
[0006]本發(fā)明采用如下技術(shù)方案:
[0007]—種柵極驅(qū)動單元，由信號采集模塊、升壓模塊、反相器模塊、負(fù)壓模塊、內(nèi)部輸出模塊及掃描輸出模塊構(gòu)成，所述柵極驅(qū)動單元的控制信號包括第一時鐘輸入口 IN_EN、第二時鐘輸入口 0UT_EN、第三時鐘輸入口 CLR、第一電源口 VDD、第二電源口 VSS、信號采集口 Cin、第一輸出口 COUT及第二輸出口 GOUT ；
[0008]所述信號采集模塊由第一及第二晶體管構(gòu)成，第一晶體管Ml漏極與信號采集口Cin相連，其源極與第二晶體管M2的漏極相連，其柵極分別與第二晶體管M2的柵極及第一時鐘輸入口 IN_EN相連；
[0009]所述升壓模塊由第六晶體管M6及第一存儲電容Cl構(gòu)成，第六晶體管M6的柵極與第一存儲電容Cl的另一端及第二晶體管M2的源極相連，作為信號存儲節(jié)點Q，第六晶體管M6的漏極與第二時鐘輸入口 OUT_EN相連，第六晶體管M6的源極與第一存儲電容Cl的一端連接；
[0010]所述反相器模塊由第三晶體管M3及第九晶體管M9構(gòu)成，第三晶體管M3漏極與第一電源口 VDD相連，第三晶體管M3的柵極與第三時鐘輸入口 CLR相連，第三晶體管M3的源極與第九晶體管M9的柵極相連，作為反相器模塊的輸出節(jié)點QB;第九晶體管M9的漏極與信號存儲節(jié)點Q相連，第九晶體管M9的源極與第二電源口 VSS相連。
[0011]負(fù)壓模塊由第四晶體管M4、第五晶體管M5、第七晶體管M7、第八晶體管M8及第二存儲電容C2構(gòu)成;所述第四晶體管M4的漏極及第二存儲電容C2的一端均與反相器輸出節(jié)點QB連接，所述第四晶體管M4的源極與第五晶體管M5的漏極相連，所述第四晶體管M4的柵極與第五晶體管M5的柵極、第七晶體管M7的柵極均與信號采集口 Cin相連;第五晶體管M5的源極與第二電源口 VSS相連;第七晶體管M7的漏極與第一電源口 VDD相連，第七晶體管M7的源極分別與第八晶體管M8的漏極及第二存儲電容C2的另一端相連;第八晶體管M8的柵極與第二時鐘輸入口 0UT_EN相連，第八晶體管M8的源極與第二電源口 VSS相連
[0012]內(nèi)部輸出模塊由第十晶體管MlO及第^^一晶體管Mll構(gòu)成，所述第十晶體管MlO的漏極與第一電源口 VDD相連，所述第十晶體管MlO的柵極與信號存儲節(jié)點Q相連，第十晶體管Ml O的源極與第^^一晶體管Ml I的漏極均與第一輸出口 COUT相連;第^^一晶體管Ml I的柵極與反相器輸出節(jié)點QB相連，第^^一晶體管Mll的源極與第二電源口 VSS相連
[0013]掃描輸出模塊由第十二晶體管M12及第十三晶體管M13構(gòu)成，所述第十二晶體管M12的漏極與第一電源口 VDD相連，第十二晶體管M12的柵極與信號存儲節(jié)點Q相連，第十二晶體管M12的源極與第十三晶體管M13的漏極均與第二輸出口 GOUT相連;第十三晶體管M13的柵極與輸出節(jié)點QB相連，第十三晶體管M13的源極與第二電源口 VDD相連。
[0014]柵極驅(qū)動單元的晶體管均為N型薄膜晶體管。
[0015]—種行柵極掃描驅(qū)動器，包括電源與時序控制模塊及行柵極驅(qū)動陣列，其中電源與時序控制模塊的輸出信號為高電壓VD、低電壓VS、第一時鐘CKl、第二時鐘CK2、第三時鐘CK3、觸發(fā)時鐘VI;
[0016]所述行柵極驅(qū)動陣列由N級串聯(lián)的行柵極驅(qū)動組構(gòu)成，每個行柵極驅(qū)動組由第一柵極驅(qū)動單元、第二柵極驅(qū)動單元及第三柵極驅(qū)動單元構(gòu)成，所述第一、第二及第三柵極驅(qū)動單元的控制信號均包括第一時鐘輸入口 IN_EN、第二時鐘輸入口 0UT_EN、第三時鐘輸入口CLR、第一電源口 VDD、第二電源口 VSS、信號采集口 Cin、第一輸出口 COUT及第二輸出口 GOUT。
[0017]行柵極驅(qū)動陣列中，第一級行柵極驅(qū)動組中的第一柵極驅(qū)動單元的信號采集口Cin與電源與時序控制模塊的觸發(fā)時鐘VI相連接；
[0018]第K級行柵極驅(qū)動組中第一柵極驅(qū)動單元的信號采集口Cin與第K-1級行柵極驅(qū)動組中第三柵極驅(qū)動單元的第一輸出口 COUT相連，第二柵極驅(qū)動單元的信號采集口 Cin與第一柵極驅(qū)動單元的第一輸出口 COUT相連，第三柵極驅(qū)動單元的信號采集口 Cin與第二柵極驅(qū)動單元的第一輸出口 COUT相連；
[0019]每一級行柵極驅(qū)動組的第一柵極驅(qū)動單元的第一時鐘輸入口IN_EN、第二時鐘輸入口 0UT_EN、第三時鐘輸入口 CLR分別與電源與時序控制模塊的第一時鐘CK1、第二時鐘CK2、第三時鐘CK3相連；
[0020]第二柵極驅(qū)動單元的第一時鐘輸入口 IN_EN、第二時鐘輸入口 0UT_EN及第三時鐘輸入口 CLR分別與電源與時序控制模塊的第二時鐘CK2、第三時鐘CK3、第一時鐘CKl相連；
[0021]第三柵極驅(qū)動單元的第一時鐘輸入口 IN_EN、第二時鐘輸入口 0UT_EN及第三時鐘輸入口 CLR分別與電源與時序控制模塊的第三時鐘CK3、第一時鐘CKl、第二時鐘CK2相連。
[0022]所述第一到第三時鐘信號的高電平與高電壓VD相等，所訴第一道第三時鐘信號的低電平與低電壓VS相等。
[0023]一種柵極驅(qū)動單元的驅(qū)動方法，第一時鐘輸入口 IN_EN、第二時鐘輸入口 0UT_EN以及第三時鐘輸入口CLR所輸入的時鐘脈沖寬度相同，占空比為33.3%，且電平脈沖從第一時鐘輸入口 IN_EN依次向第二時鐘輸入口 0UT_EN、第三時鐘輸入口 CLR移位流動的流水線時序;
[0024]驅(qū)動方法具體包括信號采集存儲階段、信號輸出階段及重置階段；
[0025]信號采集存儲階段:第一時鐘口IN_EN輸入高電壓，將第一晶體管Ml、第二晶體管M2打開，信號采集口 Cin輸入高電平信號，并輸入到采集信號存儲點Q、第六晶體管M6的柵極及第一存儲電容Cl中，第十晶體管M10、第十二晶體管M12被打開，同時輸入高電平信號將第四晶體管M4、第五晶體管M5打開，反向輸出節(jié)點QB被拉低至低電壓狀態(tài)，第九晶體管M9、第i^一晶體管Ml I及第十三晶體管Ml 3被關(guān)斷，第一輸出口 COUT、第二輸出口 GOUT輸出正電壓，但低于輸入高電平VD。此外，第七晶體管M7也被打開，電流從第一電源口 VDD流入，通過第七晶體管M7、第二存儲電容C2、第四晶體管M4、第五晶體管M5后經(jīng)第二電源口 VSS流出形成回路，第二存儲電容C2被充電，此時節(jié)點N為高電平，輸出節(jié)點QB為低電平;第二時鐘口0UT_EN及第三時鐘口 CLR均輸入低電壓。隨后，第一時鐘信號IN_EN變?yōu)榈碗妷?，將第一晶體管M1、第二晶體管M2關(guān)斷，信號采集口 Cin輸入低電壓關(guān)斷第四晶體管M4和、第五晶體管M5和第七晶體管M7，信號采集完成，此階段持續(xù)1/3時鐘周期時間；
[0026]信號輸出階段:第二時鐘口0UT_EN輸入高電壓，由于第一電容Cl的自舉作用，信號存儲節(jié)點Q的電平跳變至約為兩倍VD的高電平，第十晶體管MlO及第十二晶體管M12被充分打開，第一輸出口⑶UT、第二輸出口GOUT輸出電平約為VD的驅(qū)動信號；同時，第八晶體管M8被打開，此時節(jié)點N的電位和第九晶體管M9、第^^一晶體管Ml I和第十三晶體管M13源極電位為低電平VS;同時第三時鐘輸入口 CLR及信號采集口 Cin輸入低電平信號，第三至第五晶體管關(guān)閉，反向輸出點QB相對于任一電源口均處于浮動狀態(tài)，而由于第二存儲電容C2存儲效應(yīng)，第九晶體管M9、第^^一晶體管Ml I及第十三晶體管M13的柵-源極電壓差為負(fù)，上述晶體管被徹底關(guān)閉，避免干擾輸出信號，此階段持續(xù)1/3時鐘周期時間；
[0027]重置階段:第三時鐘口CLR輸入高電平信號，第三晶體管M3被打開，反向輸出節(jié)點QB變?yōu)楦唠娖?，第九晶體管M9、第^^一晶體管Ml I及第十三晶體管M13被打開，采集信號存儲點Q變?yōu)榈碗娖?，第十晶體管M10、第十二晶體管M12被關(guān)斷，第一輸出口⑶UT及第二輸出口GOUT均輸出低電壓，電路重置完畢，此階段持續(xù)1/3時鐘周期時間。
[0028]一種行柵極掃描驅(qū)動器的驅(qū)動方法，第一時鐘CKl、第二時鐘CK2、第三時鐘CK3的脈沖寬度和周期相同，占空比為33.3 %，且為電平脈沖從第一時鐘CKI，依次向第二時鐘CK2、第三時鐘CK3循環(huán)移位的流水線時序；
[0029]當(dāng)觸發(fā)時鐘VI產(chǎn)生與第一時鐘CKl相同的電平脈沖時，行柵極掃描驅(qū)動器進(jìn)入初始化階段，1/3時鐘周期T后，第一級柵極驅(qū)動單元產(chǎn)生柵極驅(qū)動信號，隨后各級柵極驅(qū)動單元由時鐘驅(qū)動逐級產(chǎn)生柵極驅(qū)動信號，當(dāng)最后一級柵極驅(qū)動單元產(chǎn)生柵極驅(qū)動信號的同時，觸發(fā)時鐘VI也產(chǎn)生與該柵極驅(qū)動信號相同的電平脈沖，行柵極掃描驅(qū)動器進(jìn)入重復(fù)階段，1/3時鐘周期T后，第一級柵極驅(qū)動單元第二次產(chǎn)生柵極驅(qū)動信號，行柵極掃描驅(qū)動過程結(jié)束。
[0030]本發(fā)明的有益效果:
[0031](I)所發(fā)明的行驅(qū)動器電路通過通過內(nèi)置的負(fù)壓模塊，不僅能夠降低的多電源行驅(qū)動器的電路布局難度、節(jié)約電路面積，還能降低時鐘電壓擺幅、提高電路效率。
[0032](2)利用直流控制掃描輸出模塊，避免傳統(tǒng)交流控制方式因輸出晶體管寄生電容而引起的動態(tài)功耗，同時，充分利用了電路內(nèi)部電容耦合自舉后產(chǎn)生的高電壓來驅(qū)動大尺寸TFT，減少延時效應(yīng)，有利于高頻顯示。
[0033](3)利用內(nèi)部新型反相器模塊，避免出現(xiàn)從高電壓流向低電壓的直流回路，大大降低了驅(qū)動器的功耗。
[0034](4)驅(qū)動方法利用33.3%占空比時序控制信號采集模塊、升壓模塊、反相器模塊、負(fù)壓模塊及內(nèi)部輸出模塊，能夠避免內(nèi)部出現(xiàn)競爭冒險情況，增加電路的穩(wěn)定性和可靠性，有利于實現(xiàn)尚頻顯不。
【附圖說明】
[0035]圖1是本發(fā)明實施例中的柵極驅(qū)動單元的電路原理圖；
[0036]圖2是本發(fā)明實施例中的行柵極掃描驅(qū)動器的結(jié)構(gòu)示意圖；
[0037]圖3是本發(fā)明實施列中的行柵極驅(qū)動組中驅(qū)動單元連接示意圖；
[0038]圖4是本發(fā)明實施例中圖1柵極驅(qū)動單元的驅(qū)動時序波形圖；
[0039]圖5是本發(fā)明實施例中圖2行柵極掃描驅(qū)動器驅(qū)動時序波形圖。
【具體實施方式】
[0040]下面結(jié)合實施例及附圖，對本發(fā)明作進(jìn)一步地詳細(xì)說明，但本發(fā)明的實施方式不限于此。
[0041 ] 實施例
[0042]如圖1所示，一種柵極驅(qū)動單元，由信號采集模塊11、升壓模塊12、反相器模塊13、負(fù)壓模塊14、內(nèi)部輸出模塊15及掃描輸出模塊16構(gòu)成，所述柵極驅(qū)動單兀的控制信號包括第一時鐘輸入口 IN_EN、第二時鐘輸入口 0UT_EN、第三時鐘輸入口 CLR、第一電源口 VDD、第二電源口 VSS、信號采集口 Cin、第一輸出口 COUT及第二輸出口 GOUT ；
[0043]所述信號采集模塊11由第一及第二晶體管構(gòu)成，第一晶體管Ml漏極與信號采集口Cin相連，其源極與第二晶體管M2的漏極相連，其柵極分別與第二晶體管M2的柵極及第一時鐘輸入口 IN_EN相連；
[0044]所述升壓模塊12由第六晶體管M6及第一存儲電容Cl構(gòu)成，第六晶體管M6的柵極與第一存儲電容Cl的另一端及第二晶體管M2的源極相連，作為信號存儲節(jié)點Q，第六晶體管M6的漏極與第二時鐘輸入口 0UT_EN相連，第六晶體管M6的源極與第一存儲電容Cl的一端連接；
[0045]所述反相器模塊13由第三晶體管M3及第九晶體管M9構(gòu)成，第三晶體管M3漏極與第一電源口 VDD相連，第三晶體管M3的柵極與第三時鐘輸入口 CLR相連，第三晶體管M3的源極與第九晶體管M9的柵極相連，作為反相器模塊的輸出節(jié)點QB;第九晶體管119漏極與信號存儲節(jié)點Q相連，第九晶體管M9的源極與第二電源口 VSS相連。
[0046]負(fù)壓模塊14由第四晶體管M4、第五晶體管M5、第七晶體管M7、第八晶體管M8及第二存儲電容C2構(gòu)成;所述第四晶體管M4的漏極及第二存儲電容C2的一端均與反相器輸出節(jié)點QB連接，所述第四晶體管M4的源極與第五晶體管M5的漏極相連，所述第四晶體管M4的柵極與第五晶體管M5柵極、第七晶體管M7柵極均與信號采集口 Cin相連;第五晶體管M5的源極與第二電源口 VSS相連;第七晶體管M7的漏極與第一電源口 VDD相連，第七晶體管M7的源極分別與第八晶體管M8的漏極及第二存儲電容C2的另一端相連;第八晶體管M8的柵極與第二時鐘輸入口 OUT_EN相連，第八晶體管M8的源極與第二電源口 VSS相連
[0047]內(nèi)部輸出模塊15由第十晶體管MlO及第^^一晶體管Mll構(gòu)成，所述第十晶體管MlO的漏極與第一電源口 VDD相連，所述第十晶體管MlO的柵極與采集信號存儲節(jié)點Q相連，第十晶體管MlO的源極與第^^一晶體管Ml I的漏極均與第一輸出口 COUT相連;第^^一晶體管Ml I的柵極與反相器輸出節(jié)點QB相連，第^^一晶體管Mll的源極與第二電源口 VSS相連
[0048]掃描輸出模塊16由第十二晶體管M12及第十三晶體管M13構(gòu)成，所述第十二晶體管M12的漏極與第一電源口 VDD相連，第十二晶體管M12的柵極與采集信號存儲節(jié)點Q相連，第十二晶體管M12的源極與第十三晶體管M13的漏極均與第二輸出口 GOUT相連;第十三晶體管M13的柵極與反相器輸出節(jié)點QB相連，第十三晶體管M13的源極與第二電源口 VDD相連。
[0049]柵極驅(qū)動單元的所有晶體管均為N型薄膜晶體管。
[0050]如圖2所示，一種行柵極掃描驅(qū)動器，包括電源與時序控制模塊20及行柵極驅(qū)動陣列30，其中電源與時序控制模塊20的輸出信號為高電壓VD、低電壓VS、第一時鐘CKl、第二時鐘CK2、第三時鐘CK3、觸發(fā)時鐘VI ；
[0051]所述行柵極驅(qū)動陣列30由N級串聯(lián)的行柵極驅(qū)動組構(gòu)成，每個行柵極驅(qū)動組由第一柵極驅(qū)動單元31、第二柵極驅(qū)動單元32及第三柵極驅(qū)動單元33構(gòu)成，所述第一、第二及第三柵極驅(qū)動單元的控制信號均包括第一時鐘輸入口 IN_EN、第二時鐘輸入口 0UT_EN、第三時鐘輸入口 CLR、第一電源口 VDD、第二電源口 VSS、信號采集口 Cin、第一輸出口⑶UT及第二輸出口 GOUT。
[0052]所述第一、第二及第三柵極驅(qū)動單元均為圖1所示的結(jié)構(gòu)。
[0053]圖3為所有行柵極驅(qū)動組內(nèi)部連接圖，其具體連接方式為:
[0054]第一級行柵極驅(qū)動組中的第一柵極驅(qū)動單元的信號采集口Cin與電源與時序控制模塊的觸發(fā)時鐘VI相連接；
[0055]第K級行柵極驅(qū)動組中第一柵極驅(qū)動單元的信號采集口Cin與第K-1級行柵極驅(qū)動組中第三柵極驅(qū)動單元的第一輸出口 COUT相連，所述K為大于等于2的整數(shù)；
[0056]第二柵極驅(qū)動單元的信號采集口Cin與第一柵極驅(qū)動單元的第一輸出口⑶UT相連，第三柵極驅(qū)動單元的信號采集口 Cin與第二柵極驅(qū)動單元的第一輸出口 COUT相連；
[0057]每一級行柵極驅(qū)動組的第一柵極驅(qū)動單元的第一時鐘輸入口IN_EN、第二時鐘輸入口 0UT_EN、第三時鐘輸入口 CLR分別與電源與時序控制模塊的第一時鐘CK1、第二時鐘CK2、第三時鐘CK3相連；
[0058]第二柵極驅(qū)動單元的第一時鐘輸入口 IN_EN、第二時鐘輸入口 0UT_EN及第三時鐘輸入口 CLR分別與電源與時序控制模塊的第二時鐘CK2、第三時鐘CK3、第一時鐘CKl相連；
[0059]第三柵極驅(qū)動單元的第一時鐘輸入口 IN_EN、第二時鐘輸入口 0UT_EN及第三時鐘輸入口 CLR分別與電源與時序控制模塊的第三時鐘CK3、第一時鐘CKl、第二時鐘CK2相連。'
[0060]第一柵極驅(qū)動單元的第二輸出口GOUT為引線GOUTl;第二柵極驅(qū)動單元的第二輸出口 GOUT為引線G0UT2;第三柵極驅(qū)動單元的第二輸出口 GOUT為引線G0UT3。
[0061]所述第一至第三時鐘信號的高電平與高電壓VD相等，所述第一至第三時鐘信號的低電平與低電壓VS相等。
[0062]如圖4所示，一種柵極驅(qū)動單元的驅(qū)動方法，第一時鐘輸入口IN_EN、第二時鐘輸入口0UT_EN以及第三時鐘輸入口CLR所輸入的時鐘脈沖寬度相同，占空比為33.3%，且電平脈沖從第一時鐘輸入口 IN_EN依次向第二時鐘輸入口 0UT_EN、第三時鐘輸入口 CLR移位流動的流水線時序。
[0063]包括信號采集存儲階段、信號輸出階段及重置階段；
[0064]信號采集存儲階段:第一時鐘口IN_EN輸入高電壓，將第一晶體管Ml、第二晶體管M2打開，信號采集口 Cin輸入高電平信號，并輸入到采集信號存儲點Q、第六晶體管M6的柵極及第一存儲電容Cl中，第十晶體管M10、第十二晶體管M12被打開，同時輸入高電平信號將第四晶體管M4、第五晶體管M5打開，反向輸出節(jié)點QB被拉低至低電壓狀態(tài)，第九晶體管M9、第i^一晶體管Ml I及第十三晶體管Ml 3被關(guān)斷，第一輸出口 COUT、第二輸出口 GOUT輸出正電壓，但低于輸入高電平VD。此外，第七晶體管M7也被打開，電流從第一電源口 VDD流入，通過第七晶體管M7、第二存儲電容C2、第四晶體管M4、第五晶體管M5后經(jīng)第二電源口 VSS流出形成回路，第二存儲電容C2被充電，此時節(jié)點N為高電平，輸出節(jié)點QB為低電平;第二時鐘口0UT_EN及第三時鐘口 CLR均輸入低電壓。隨后，第一時鐘信號IN_EN變?yōu)榈碗妷?，將第一晶體管M1、第二晶體管M2關(guān)斷，信號采集口 Cin輸入低電壓關(guān)斷第四晶體管M4和、第五晶體管M5和第七晶體管M7，信號采集完成。此階段持續(xù)1/3時鐘周期時間；
[0065]信號輸出階段:第二時鐘口0UT_EN輸入高電壓，由于第一電容Cl的自舉作用，信號存儲節(jié)點Q的電平跳變至約為兩倍VD的高電平，第十晶體管MlO及第十二晶體管M12被充分打開，第一輸出口⑶UT、第二輸出口GOUT輸出電平約為VD的驅(qū)動信號；同時，第八晶體管M8被打開，此時節(jié)點N的電位和第九晶體管M9、第^^一晶體管Ml I和第十三晶體管M13源極電位為低電平VS;同時第三時鐘輸入口 CLR及信號采集口 Cin輸入低電平信號，第三至第五晶體管關(guān)閉，反向輸出點QB相對于任一電源口均處于浮動狀態(tài)，而由于第二存儲電容C2存儲效應(yīng)，第九晶體管M9、第^^一晶體管Ml I及第十三晶體管M13的柵-源極電壓差為負(fù)，上述晶體管被徹底關(guān)閉，避免干擾輸出信號。此階段持續(xù)1/3時鐘周期時間；
[0066]重置階段:第三時鐘口CLR輸入高電平信號，第三晶體管M3被打開，反向輸出節(jié)點QB變?yōu)楦唠娖?，第九晶體管M9、第^^一晶體管Ml I及第十三晶體管M13被打開，采集信號存儲點Q變?yōu)榈碗娖?，第十晶體管M10、第十二晶體管M12被關(guān)斷，第一輸出口⑶UT及第二輸出口GOUT均輸出低電壓，電路重置完畢。此階段持續(xù)I /3時鐘周期時間。
[0067]如圖5所述，一種行柵極掃描驅(qū)動器的驅(qū)動方法，其特征在于，第一時鐘CK1、第二時鐘CK2、第三時鐘CK3的脈沖寬度和周期相同，占空比為33.3%，且為電平脈沖從第一時鐘CKl，向第二時鐘CK2、第三時鐘CK3循環(huán)移位的流水線時序；
[0068]當(dāng)觸發(fā)時鐘VI產(chǎn)生與第一時鐘CKl相同的電平脈沖時，行柵極掃描驅(qū)動器進(jìn)入初始化階段，1/3時鐘周期T后，第一級柵極驅(qū)動單元產(chǎn)生柵極驅(qū)動信號，隨后各級柵極驅(qū)動單元由時鐘驅(qū)動逐級產(chǎn)生柵極驅(qū)動信號。特別的，當(dāng)最后一級柵極驅(qū)動單元產(chǎn)生柵極驅(qū)動信號的同時，觸發(fā)時鐘VI也產(chǎn)生與該柵極驅(qū)動信號相同的電平脈沖，行柵極掃描驅(qū)動器進(jìn)入重復(fù)階段，1/3時鐘周期T后，第一級柵極驅(qū)動單元第二次產(chǎn)生柵極驅(qū)動信號，此時，一個完整的行柵極掃描驅(qū)動過程結(jié)束。
[0069]通過負(fù)壓模塊，柵極驅(qū)動單元僅需要單負(fù)電源便能正常工作，簡化電路結(jié)構(gòu)、縮小電路面積的同時，還能降低時鐘跳變擺幅、降低電路功耗，此外輸出模塊采用直流驅(qū)動方式，能夠降低動態(tài)功耗，提高響應(yīng)速度。多級柵極驅(qū)動單元串聯(lián)后并與對應(yīng)的電源及時序控制模塊相連接便構(gòu)成了行柵極掃描驅(qū)動器，驅(qū)動器僅需3個驅(qū)動時鐘便能實現(xiàn)柵驅(qū)動信號的移位輸出，且所有時鐘均為占空比33.3 %的流水線式驅(qū)動時序，時序簡單獨立，避免出現(xiàn)競爭冒險、提升電路穩(wěn)定性。同時，對行柵極充電和放電過程都充分利用了電路內(nèi)部自舉后的高電壓驅(qū)動大尺寸TFT，提高反應(yīng)速度，有利于高頻顯示。
[0070]上述實施例為本發(fā)明較佳的實施方式，但本發(fā)明的實施方式并不受所述實施例的限制，其他的任何未背離本發(fā)明的精神實質(zhì)與原理下所作的改變、修飾、替代、組合、簡化，均應(yīng)為等效的置換方式，都包含在本發(fā)明的保護范圍之內(nèi)。
【主權(quán)項】
1.一種柵極驅(qū)動單元，其特征在于，由信號采集模塊、升壓模塊、反相器模塊、負(fù)壓模塊、內(nèi)部輸出模塊及掃描輸出模塊構(gòu)成，所述柵極驅(qū)動單元的控制信號包括第一時鐘輸入口 IN_EN、第二時鐘輸入口OUT_EN、第三時鐘輸入口CLR、第一電源口 VDD、第二電源口 VSS、信號采集口 Cin、第一輸出口 COUT及第二輸出口 GOUT ； 所述信號采集模塊由第一及第二晶體管構(gòu)成，第一晶體管的漏極與信號采集口 Cin相連，其源極與第二晶體管的漏極相連，其柵極分別與第二晶體管的柵極及第一時鐘輸入口IN_EN相連； 所述升壓模塊由第六晶體管及第一存儲電容構(gòu)成，第六晶體管的柵極與第一存儲電容的另一端及第二晶體管的源極相連，作為信號存儲節(jié)點Q，第六晶體管的漏極與第二時鐘輸入口 0UT_EN相連，第六晶體管的源極與第一存儲電容的一端連接； 所述反相器模塊由第三晶體管及第九晶體管構(gòu)成，第三晶體管的漏極與第一電源口VDD相連，第三晶體管的柵極與第三時鐘輸入口 CLR相連，第三晶體管的源極與第九晶體管的柵極相連，作為反相器模塊的輸出節(jié)點QB;第九晶體管的漏極與信號存儲節(jié)點Q相連，第九晶體管的源極與第二電源口 VSS相連； 負(fù)壓模塊由第四晶體管、第五晶體管、第七晶體管、第八晶體管及第二存儲電容構(gòu)成；所述第四晶體管的漏極及第二存儲電容的一端均與反相器輸出節(jié)點QB連接，所述第四晶體管的源極與第五晶體管的漏極相連，所述第四晶體管的柵極與第五晶體管的柵極、第七晶體管的柵極均與信號采集口 Cin相連;第五晶體管的源極與第二電源口 VSS相連;第七晶體管的漏極與第一電源口 VDD相連，第七晶體管的源極分別與第八晶體管的漏極及第二存儲電容的另一端相連;第八晶體管的柵極與第二時鐘輸入口 0UT_EN相連，第八晶體管的源極與第二電源口 VSS相連； 內(nèi)部輸出模塊由第十晶體管及第十一晶體管構(gòu)成，所述第十晶體管的漏極與第一電源口 VDD相連，所述第十晶體管的柵極與信號存儲節(jié)點Q相連，第十晶體管的源極與第十一晶體管的漏極均與第一輸出口 COUT相連;第^^一晶體管的柵極與反相器輸出節(jié)點QB相連，第i^一晶體管的源極與第二電源口 VSS相連； 掃描輸出模塊由第十二晶體管及第十三晶體管構(gòu)成，所述第十二晶體管的漏極與第一電源口 VDD相連，第十二晶體管的柵極與信號存儲節(jié)點Q相連，第十二晶體管的源極與第十三晶體管的漏極均與第二輸出口 GOUT相連;第十三晶體管的柵極與輸出節(jié)點QB相連，第十三晶體管的源極與第二電源口 VDD相連。2.根據(jù)權(quán)利要求1所述的柵極驅(qū)動單元，其特征在于，柵極驅(qū)動單元的晶體管均為N型薄膜晶體管。3.由權(quán)利要求1-2任一項所述的柵極驅(qū)動單元構(gòu)成的行柵極掃描驅(qū)動器，其特征在于，包括電源與時序控制模塊及行柵極驅(qū)動陣列，其中電源與時序控制模塊的輸出信號為高電壓VD、低電壓VS、第一時鐘CK1、第二時鐘CK2、第三時鐘CK3、觸發(fā)時鐘VI; 所述行柵極驅(qū)動陣列由N級串聯(lián)的行柵極驅(qū)動組構(gòu)成，每個行柵極驅(qū)動組由第一柵極驅(qū)動單元、第二柵極驅(qū)動單元及第三柵極驅(qū)動單元構(gòu)成，所述第一、第二及第三柵極驅(qū)動單元的控制信號均包括第一時鐘輸入口 IN_EN、第二時鐘輸入口 0UT_EN、第三時鐘輸入口 CLR、第一電源口 VDD、第二電源口 VSS、信號采集口 Cin、第一輸出口 COUT及第二輸出口 GOUT。4.根據(jù)權(quán)利要求3所述的行柵極掃描驅(qū)動器，其特征在于， 行柵極驅(qū)動陣列中，第一級行柵極驅(qū)動組中的第一柵極驅(qū)動單元的信號采集口Cin與電源與時序控制模塊的觸發(fā)時鐘VI相連接； 第K級行柵極驅(qū)動組中第一柵極驅(qū)動單元的信號采集口 Cin與第K-1級行柵極驅(qū)動組中第三柵極驅(qū)動單元的第一輸出口 COUT相連，第二柵極驅(qū)動單元的信號采集口 Cin與第一柵極驅(qū)動單元的第一輸出口 COUT相連，第三柵極驅(qū)動單元的信號采集口 Cin與第二柵極驅(qū)動單元的第一輸出口 COUT相連； 每一級行柵極驅(qū)動組的第一柵極驅(qū)動單元的第一時鐘輸入口 IN_EN、第二時鐘輸入口0UT_EN、第三時鐘輸入口 CLR分別與電源與時序控制模塊的第一時鐘CK1、第二時鐘CK2、第三時鐘CK3相連； 第二柵極驅(qū)動單元的第一時鐘輸入口 IN_EN、第二時鐘輸入口 0UT_EN及第三時鐘輸入口 CLR分別與電源與時序控制模塊的第二時鐘CK2、第三時鐘CK3、第一時鐘CKl相連； 第三柵極驅(qū)動單元的第一時鐘輸入口 IN_EN、第二時鐘輸入口 0UT_EN及第三時鐘輸入口 CLR分別與電源與時序控制模塊的第三時鐘CK3、第一時鐘CKl、第二時鐘CK2相連。5.根據(jù)權(quán)利要求3所述的行柵極掃描驅(qū)動器，其特征在于，所述第一到第三時鐘信號的高電平與高電壓VD相等，所訴第一道第三時鐘信號的低電平與低電壓VS相等。6.根據(jù)權(quán)利要求1-2任一項所述柵極驅(qū)動單元的驅(qū)動方法，其特征在于，第一時鐘輸入口 IN_EN、第二時鐘輸入口0UT_EN以及第三時鐘輸入口CLR所輸入的時鐘脈沖寬度相同，占空比為33.3 %，且電平脈沖從第一時鐘輸入口 IN_EN依次向第二時鐘輸入口 0UT_EN、第三時鐘輸入口 CLR移位流動的流水線時序； 驅(qū)動方法具體包括信號采集存儲階段、信號輸出階段及重置階段； 信號采集存儲階段:第一時鐘口 IN_EN輸入高電壓，將第一晶體管、第二晶體管打開，信號采集口Cin輸入高電平信號，并輸入到采集信號存儲點Q、第六晶體管的柵極及第一存儲電容中，第十晶體管、第十二晶體管被打開，同時輸入高電平信號將第四晶體管、第五晶體管打開，反向輸出節(jié)點QB被拉低至低電壓狀態(tài)，第九晶體管、第十一晶體管及第十三晶體管被關(guān)斷，第一輸出口 COUT、第二輸出口 GOUT輸出正電壓，但低于輸入高電平VD。此外，第七晶體管也被打開，電流從第一電源口 VDD流入，通過第七晶體管、第二存儲電容、第四晶體管、第五晶體管后經(jīng)第二電源口 VSS流出形成回路，第二存儲電容被充電，此時節(jié)點N為高電平，輸出節(jié)點QB為低電平;第二時鐘口 0UT_EN及第三時鐘口 CLR均輸入低電壓。隨后，第一時鐘信號IN_EN變?yōu)榈碗妷?，將第一晶體管、第二晶體管關(guān)斷，信號采集口 Cin輸入低電壓關(guān)斷第四晶體管和、第五晶體管和第七晶體管，信號采集完成，此階段持續(xù)1/3時鐘周期時間；信號輸出階段:第二時鐘口0UT_EN輸入高電壓，由于第一電容的自舉作用，信號存儲節(jié)點Q的電平跳變至約為兩倍VD的高電平，第十晶體管及第十二晶體管被充分打開，第一輸出口 COUT、第二輸出口 GOUT輸出電平約為VD的驅(qū)動信號；同時，第八晶體管被打開，此時節(jié)點N的電位和第九晶體管、第i^一晶體管和第十三晶體管源極電位為低電平VS;同時第三時鐘輸入口 CLR及信號采集口 Cin輸入低電平信號，第三至第五晶體管關(guān)閉，反向輸出點QB相對于任一電源口均處于浮動狀態(tài)，而由于第二存儲電容存儲效應(yīng)，第九晶體管、第十一晶體管及第十三晶體管的柵-源極電壓差為負(fù)，上述晶體管被徹底關(guān)閉，避免干擾輸出信號，此階段持續(xù)1/3時鐘周期時間； 重置階段:第三時鐘口 CLR輸入高電平信號，第三晶體管被打開，反向輸出節(jié)點QB變?yōu)楦唠娖剑诰啪w管、第十一晶體管及第十三晶體管被打開，采集信號存儲點Q變?yōu)榈碗娖剑谑w管、第十二晶體管被關(guān)斷，第一輸出口 COUT及第二輸出口 GOUT均輸出低電壓，電路重置完畢，此階段持續(xù)1/3時鐘周期時間。7.根據(jù)權(quán)利要求3-5任一項所述行柵極掃描驅(qū)動器的驅(qū)動方法，其特征在于，第一時鐘CK1、第二時鐘CK2、第三時鐘CK3的脈沖寬度和周期相同，占空比為33.3%，且為電平脈沖從第一時鐘CKl，依次向第二時鐘CK2、第三時鐘CK3循環(huán)移位的流水線時序； 當(dāng)觸發(fā)時鐘VI產(chǎn)生與第一時鐘CKl相同的電平脈沖時，行柵極掃描驅(qū)動器進(jìn)入初始化階段，1/3時鐘周期T后，第一級柵極驅(qū)動單元產(chǎn)生柵極驅(qū)動信號，隨后各級柵極驅(qū)動單元由時鐘驅(qū)動逐級產(chǎn)生柵極驅(qū)動信號，當(dāng)最后一級柵極驅(qū)動單元產(chǎn)生柵極驅(qū)動信號的同時，觸發(fā)時鐘VI也產(chǎn)生與該柵極驅(qū)動信號相同的電平脈沖，行柵極掃描驅(qū)動器進(jìn)入重復(fù)階段，1/3時鐘周期T后，第一級柵極驅(qū)動單元第二次產(chǎn)生柵極驅(qū)動信號，行柵極掃描驅(qū)動過程結(jié)束。
【文檔編號】G09G3/3225GK105845084SQ201610362978
【公開日】2016年8月10日
【申請日】2016年5月25日
【發(fā)明人】吳為敬, 胡宇峰, 李冠明, 徐苗, 王磊, 彭俊彪
【申請人】華南理工大學(xué)