移位寄存器單元、柵極驅動裝置和顯示裝置的制造方法
【技術領域】
[0001]本實用新型涉及顯示領域，具體涉及移位寄存器單元、包括該移位寄存器單元的柵極驅動裝置、以及包括該柵極驅動裝置的顯示裝置。
【背景技術】
[0002]目前，顯示裝置得到了廣泛的應用。在薄膜晶體管液晶顯示器TFT-1XD (Thin FilmTransistor-liquid crystal Display)中，通過柵極驅動裝置對像素區(qū)域的各個薄膜晶體管的柵極提供柵極驅動信號。在G0A技術(Gate Driver on Array或者Gate On Array，陣列基板行驅動)中，在液晶顯示器的陣列基板上通過陣列工藝形成柵極驅動裝置，從而能夠降低成本、簡化工序。
[0003]在采用G0A技術形成的柵極驅動裝置包括多個移位寄存器單元，每個移位寄存器單元與像素區(qū)域的薄膜晶體管的柵線連接。具體地，各個移位寄存器單元分別與按行形成的像素區(qū)域的薄膜晶體管的柵線連接，通過各個移位寄存器單元輸出的驅動輸出信號，對相應的行的薄膜晶體管進行導通/截止等控制。例如，在某個移位寄存器單元輸出高電平的驅動輸出信號時，與其連接的行的薄膜晶體管被導通。然后，被導通的行的薄膜晶體管根據(jù)數(shù)據(jù)驅動裝置輸出的信號而進行亮度控制。
[0004]如上，在顯示裝置中，在移位寄存器單元無法正常工作時，顯示裝置無法進行正常的顯示。因此，移位寄存器單元的穩(wěn)定性要求變高。

【發(fā)明內容】

[0005]本實用新型鑒于上述問題而完成，其目的在于提供一種移位寄存器單元、包括該移位寄存器單元的柵極驅動裝置、以及包括該柵極驅動裝置的顯示裝置，能夠提高柵極驅動電路的穩(wěn)定性，從而可靠地進行顯示。
[0006]根據(jù)本實用新型的第一方面，提供一種移位寄存器單元。所述移位寄存器單元包括:輸入模塊，與驅動輸入信號的輸入端、時鐘信號的輸入端、上拉控制節(jié)點連接，配置來根據(jù)所述驅動輸入信號和所述時鐘信號來控制所述上拉控制節(jié)點的電位；上拉模塊，與高電平直流信號的輸入端、所述上拉控制節(jié)點、驅動輸出信號的輸出端連接，配置來根據(jù)所述上拉控制節(jié)點的電位對所述驅動輸出信號進行上拉；第一下拉控制信號生成模塊，與第一信號的輸入端、所述驅動輸入信號的輸入端、所述上拉控制節(jié)點、第一下拉控制節(jié)點連接，配置來在所述第一信號為高電平期間，根據(jù)所述驅動輸入信號、所述上拉控制節(jié)點的電位來控制所述第一下拉控制節(jié)點的電位；第二下拉控制信號生成模塊，與第二信號的輸入端、所述驅動輸入信號的輸入端、所述上拉控制節(jié)點、第二下拉控制節(jié)點連接，配置來在第二信號為高電平期間，根據(jù)所述驅動輸入信號、所述上拉控制節(jié)點的電位來控制所述第二下拉控制節(jié)點的電位，其中所述第一信號與所述第二信號交替成為高電平；下拉模塊，與所述第一下拉控制節(jié)點、所述第二下拉控制節(jié)點連接，配置來根據(jù)所述第一下拉控制節(jié)點的電位和所述第二下拉控制節(jié)點的電位對所述驅動輸出信號進行下拉。
[0007]根據(jù)本實用新型的第二方面，提供一種柵極驅動裝置。所述柵極驅動裝置包括:N個如上所述的移位寄存器單元。其中，N為大于1的自然數(shù)。第η個移位寄存器單元的驅動輸入信號的輸入端與第η-1個移位寄存器單元的驅動輸出信號的輸出端連接，其中，1〈η〈=Ν。第1個移動寄存器模塊的驅動輸入信號的輸入端與起始信號的輸出端連接。
[0008]根據(jù)本實用新型的第三方面，提供一種顯示裝置。所述顯示裝置包括:顯示面板；配置來對顯示面板輸出驅動輸出信號的如上所述的柵極驅動裝置。
[0009]根據(jù)本實用新型的移位寄存器單元、包括該移位寄存器單元的柵極驅動裝置、以及包括該柵極驅動裝置的顯示裝置，根據(jù)第一信號和第二信號，交替地通過第一下拉控制信號生成模塊和第二下拉控制信號生成模塊生成用于控制所述下拉模塊的下拉控制信號，因此能夠有效地避免第一下拉控制節(jié)點和第二下拉控制節(jié)點的占空比過高而導致的下拉模塊的老化。由此，能夠提高移位寄存器單元、柵極驅動裝置和顯示裝置的穩(wěn)定性。
【附圖說明】
[0010]圖1是在本實用新型中應用的直流驅動方式的移位寄存器單元的電路圖。
[0011]圖2是圖1所示的移位寄存器單元的電路中的各個節(jié)點的波形圖。
[0012]圖3是本實用新型的實施方式的移位寄存器單元的功能框圖。
[0013]圖4是本實用新型的實施例的移位寄存器單元的具體電路圖。
[0014]圖5是圖4所示的移位寄存器單元的電路中的節(jié)點的波形圖。
[0015]圖6是圖4所示的移位寄存器單元的電路中的節(jié)點的波形圖。
[0016]圖7是本實用新型的實施方式的包括移位寄存器單元的柵極驅動裝置的功能框圖。
[0017]圖8是本實用新型的實施方式的包括柵極驅動裝置的顯示裝置的功能框圖。
【具體實施方式】
[0018]下面，參照附圖來具體說明本實用新型的實施方式。提供以下參照附圖的描述，以幫助對由權利要求及其等價物所限定的本實用新型的示例實施方式的理解。其包括幫助理解的各種具體細節(jié)，但它們只能被看作是示例性的。因此，本領域技術人員將認識到，可對這里描述的實施方式進行各種改變和修改，而不脫離本實用新型的范圍和精神。而且，為了使說明書更加清楚簡潔，將省略對本領域熟知功能和構造的詳細描述。
[0019]在本實用新型的實施方式中采用的薄膜晶體管是源極和漏極對稱的，所有其源極和漏極在名稱上可以互換。此外，按照薄膜晶體管的特性區(qū)分可以將薄膜晶體管分為Ν型晶體管或Ρ型晶體管。在以下的說明中，以Ν型晶體管為例展開說明，但是也可以采用Ρ型晶體管。此外，在采用Ρ型晶體管時，本領域技術人員能夠根據(jù)所采用的晶體管的類型，對各個輸入端的輸入信號進行相應的調整。
[0020]首先，參照圖1和圖2來說明DC驅動方式的移位寄存器單元。圖1是在發(fā)明中應用的直流驅動方式的移位寄存器單元1的電路圖。圖2是圖1所示的移位寄存器單元1的電路中的各個節(jié)點的波形圖。
[0021]圖1所示的移位寄存器單元1包括輸入模塊11、上拉模塊12、下拉控制信號生成模塊13和下拉模塊14。
[0022]輸入模塊11與驅動輸入信號的輸入端INPUT、時鐘信號的輸入端CLK、上拉控制節(jié)點PU連接，配置來根據(jù)驅動輸入信號INPUT和時鐘信號CLK來控制上拉控制節(jié)點的電位。
[0023]具體地，輸入模塊11包括第一薄膜晶體管T1，其漏極和柵極與驅動輸入信號的輸入端INPUT連接，其源級與上拉控制節(jié)點連接；第二薄膜晶體管T2，其漏極和柵極與時鐘信號的輸入端CLK連接；電容C1，其一端與第二薄膜晶體管T2的源級連接，其另一端與上拉控制節(jié)點PU連接。
[0024]在驅動輸入信號的輸入端INPUT的信號為高電平時，第一薄膜晶體管T1被導通。因此，驅動輸入信號的輸入端INPUT的信號傳遞到上拉控制節(jié)點。反之，在驅動輸入信號的輸入端INPUT的信號為低電平時，第一薄膜晶體管T1被截止，因此無法向上拉控制節(jié)點傳遞驅動輸入信號的輸入端INPUT的信號。
[0025]同樣，在時鐘信號的輸入端CLK的信號為高電平時，第二薄膜晶體管T2被導通。因此，時鐘信號的輸入端CLK的信號傳遞到上拉控制節(jié)點HJ。反之，在時鐘信號的輸入端CLK的信號為低電平時，第二薄膜晶體管T2被截止，因此無法向上拉控制節(jié)點傳遞時鐘信號的輸入端CLK的信號。
[0026]此外，通過電容C1，在上拉控制節(jié)點PU的電位能夠被控制為驅動輸入信號INPUT的信號加上時鐘信號CLK的信號后的電位。
[0027]具體地，如圖2所示，在第一周期?第二周期中，由于時鐘信號的輸入端CLK的信號為低電平，第二薄膜晶體管T2被截止，因此上拉控制節(jié)點的電位與驅動輸入信號的輸入端INPUT的信號相同。在第三周期中，由于通過時鐘信號的輸入端CLK的信號為高電平，第二薄膜晶體管T2被導通，因此上拉控制節(jié)點T4的電位在電容C1的作用下被控制為驅動輸入信號INPUT的信號加上時鐘信號CLK的信號后的電位。根據(jù)圖2可知，第三周期中的上拉控制節(jié)點PU的電位為第二周期中的上拉控制節(jié)點的電位的兩倍。
[0028]上拉模塊12與高電平直流信號的輸入端DCH、上拉控制節(jié)點PU、驅動輸出信號的輸出端OUTPUT連接，配置來根據(jù)上拉控制節(jié)點的電位對驅動輸出信號進行上拉。
[0029]具體地，上拉模塊12包括第三薄膜晶體管T3，其漏極與高電平直流信號的輸入端DCH連接，其柵極與上拉控制節(jié)點連接，其源級與驅動輸出信號的輸出端OUTPUT連接。
[0030]可選擇性地，第三薄膜晶體管T3構成為，在上拉控制節(jié)點的電位大于導通電壓的情況下被導通。如圖2所示，由于第一周期中的上拉控制節(jié)點的電位小于第三薄膜晶體管T3的導通電壓，因此第三薄膜晶體管T3被截止。因此，從驅動輸出信號的輸出端OUTPUT的信號為低電平。此外，在第二周期和第三周期中，由于上拉控制節(jié)點的電位大于等于第三薄膜晶體管T3的導通電壓，因此第三薄膜晶體管T3被導通。進而，在連接到第三晶體管T3的漏極的高電平直流信號的輸入端DCH的信號的作用下，如圖2所示，從驅動輸出信號的輸出端OUTPUT的電位為上拉控制節(jié)點的電位的一半。
[0031]下拉控制信號生成模塊13與高電平直流信號的輸入端、驅動輸入信號的輸入端INPUT、上拉控制節(jié)點PU、下拉控制節(jié)點ro連接，配置來驅動輸入信號、上拉控制節(jié)點的電位來控制下拉控制節(jié)點ro的電位。
[0032]具體地，下拉控制信號生成模塊13包括第十四薄膜晶體管T14、