移位寄存器單元、其驅動方法、柵極驅動電路及顯示裝置的制造方法
【專利摘要】本發(fā)明公開了一種移位寄存器單元、其驅動方法、柵極驅動電路及顯示裝置，在該移位寄存器單元中，輸入模塊可以控制第一節(jié)點的電位，使得第一輸出模塊在第一節(jié)點的控制下將參考信號端的信號提供給信號輸出端，可以拉低信號輸出端的電位，使得第二輸出模塊可以在第一節(jié)點的控制下將第二時鐘信號端的信號提供給信號輸出端，保證信號輸出端的正常輸出；復位模塊可以在復位信號端的控制下將參考信號端的信號提供給信號輸出端，可以拉低信號輸出端的電位；控制模塊可以控制第二節(jié)點的電位，使得第三輸出模塊在第二節(jié)點的控制下將參考信號端的信號提供給信號輸出端，可以拉低信號輸出端的電位；這樣，可以降低移位寄存器單元的信號輸出端輸出信號的噪聲。
【專利說明】
移位寄存器單元、其驅動方法、柵極驅動電路及顯示裝置
技術領域
[0001]本發(fā)明涉及顯示技術領域，尤其涉及一種移位寄存器單元、其驅動方法、柵極驅動電路及顯示裝置。
【背景技術】
[0002]在液晶顯示面板中，通常通過柵極驅動電路向像素區(qū)域的各個薄膜晶體管(TFT，Thin Film Transistor)的柵極提供柵極驅動信號。柵極驅動電路可以通過陣列工藝集成在液晶顯示面板的陣列基板上，即陣列基板行驅動(Gate Driver on Array，GOA)工藝，這種集成工藝不僅節(jié)省了成本，而且可以做到液晶顯示面板兩邊對稱的美觀設計，同時，也省去了柵極驅動電路的綁定區(qū)域以及扇出的布線空間，從而可以實現(xiàn)窄邊框的設計;并且，這種集成工藝還可以省去柵極掃描線方向的綁定工藝，從而提高了產(chǎn)能和良率。
[0003]目前，現(xiàn)有的柵極驅動電路中的每級移位寄存器單元，主要是通過一個時鐘信號來控制下拉節(jié)點，然后通過下拉節(jié)點控制上拉節(jié)點和柵極信號輸出端的下拉，但是由于下拉節(jié)點的占空比為50%，所以柵極信號輸出端在掃描周期的一半時間內被下拉，另一半時間內處于懸空，這樣，導致柵極信號輸出端輸出的信號的噪聲比較大。
[0004]因此，如何降低移位寄存器單元輸出的信號的噪聲，是本領域技術人員亟需解決的技術問題。

【發(fā)明內容】

[0005]有鑒于此，本發(fā)明實施例提供了一種移位寄存器單元、其驅動方法、柵極驅動電路及顯示裝置，用以降低移位寄存器單元輸出的信號的噪聲。
[0006]因此，本發(fā)明實施例提供了一種移位寄存器單元，包括:輸入模塊、復位模塊、控制模塊、第一輸出模塊、第二輸出模塊和第三輸出模塊;其中，
[0007]所述輸入模塊的第一控制端和輸入端分別與信號輸入端相連，第二控制端與第一時鐘信號端相連，輸出端與第一節(jié)點相連，用于分別在所述第一時鐘信號端和所述信號輸入端的控制下將所述信號輸入端的信號提供給所述第一節(jié)點；
[0008]所述復位模塊的控制端與復位信號端相連，輸入端與參考信號端相連，第一輸出端與所述第一節(jié)點相連，第二輸出端與信號輸出端相連，用于在所述復位信號端的控制下將所述參考信號端的信號分別提供給所述第一節(jié)點和所述信號輸出端；
[0009]所述控制模塊的第一控制端與所述第一節(jié)點相連，第一輸入端與所述參考信號端相連，第一輸出端與第二節(jié)點相連，第二控制端和第二輸入端分別與所述第一時鐘信號端相連，第二輸出端與所述第二節(jié)點相連，用于在所述第一節(jié)點的控制下將所述參考信號端的信號提供給所述第二節(jié)點以及在所述第一時鐘信號端的控制下將所述第一時鐘信號端的信號提供給所述第二節(jié)點；
[0010]所述第一輸出模塊的控制端與所述第一節(jié)點相連，輸入端與所述參考信號端相連，輸出端與所述信號輸出端相連，用于在所述第一節(jié)點的控制下將所述參考信號端的信號提供給所述信號輸出端；
[0011]所述第二輸出模塊的控制端與所述第一節(jié)點相連，輸入端與第二時鐘信號端相連，輸出端與所述信號輸出端相連，用于在所述第一節(jié)點的控制下將所述第二時鐘信號端的信號提供給所述信號輸出端；
[0012]所述第三輸出模塊的控制端與所述第二節(jié)點相連，輸入端與所述參考信號端相連，第一輸出端與所述第一節(jié)點相連，第二輸出端與所述信號輸出端相連，用于在所述第二節(jié)點的控制下將所述參考信號端的信號分別提供給所述第一節(jié)點和所述信號輸出端。
[0013]在一種可能的實現(xiàn)方式中，在本發(fā)明實施例提供的上述移位寄存器單元中，還包括:第四輸出模塊；
[0014]所述第四輸出模塊的控制端與所述第一時鐘信號端相連，輸入端與所述參考信號端相連，輸出端與所述信號輸出端相連，用于在所述第一時鐘信號端的控制下將所述參考信號端的信號提供給所述信號輸出端。
[0015]在一種可能的實現(xiàn)方式中，在本發(fā)明實施例提供的上述移位寄存器單元中，所述第一輸出模塊，具體包括:第一開關晶體管；
[0016]所述第一開關晶體管的柵極與所述第一節(jié)點相連，所述第一開關晶體管的源極與所述參考信號端相連，所述第一開關晶體管的漏極與所述信號輸出端相連。
[0017]在一種可能的實現(xiàn)方式中，在本發(fā)明實施例提供的上述移位寄存器單元中，所述第二輸出模塊，具體包括:第二開關晶體管和電容;其中，
[0018]所述第二開關晶體管的柵極與所述第一節(jié)點相連，所述第二開關晶體管的源極與所述第二時鐘信號端相連，所述第二開關晶體管的漏極與所述信號輸出端相連；
[0019]所述電容連接于所述第二開關晶體管的柵極和漏極之間。
[0020]在一種可能的實現(xiàn)方式中，在本發(fā)明實施例提供的上述移位寄存器單元中，所述第三輸出模塊，具體包括:第三開關晶體管和第四開關晶體管;其中，
[0021]所述第三開關晶體管的柵極與所述第二節(jié)點相連，所述第三開關晶體管的源極與所述參考信號端相連，所述第三開關晶體管的漏極與所述第一節(jié)點相連；
[0022]所述第四開關晶體管的柵極與所述第二節(jié)點相連，所述第四開關晶體管的源極與所述參考信號端相連，所述第四開關晶體管的漏極與所述信號輸出端相連。
[0023]在一種可能的實現(xiàn)方式中，在本發(fā)明實施例提供的上述移位寄存器單元中，所述第四輸出模塊，具體包括:第五開關晶體管；
[0024]所述第五開關晶體管的柵極與所述第一時鐘信號端相連，所述第五開關晶體管的源極與所述參考信號端相連，所述第五開關晶體管的漏極與所述信號輸出端相連。
[0025]在一種可能的實現(xiàn)方式中，在本發(fā)明實施例提供的上述移位寄存器單元中，所述輸入模塊，具體包括:第六開關晶體管和第七開關晶體管；
[0026]所述第六開關晶體管的柵極和源極分別與所述信號輸入端相連，所述第六開關晶體管的漏極與所述第一節(jié)點相連；
[0027]所述第七開關晶體管的柵極與所述第一時鐘信號端相連，所述第七開關晶體管的源極與所述信號輸入端相連，所述第七開關晶體管的輸出端與所述第一節(jié)點相連。
[0028]在一種可能的實現(xiàn)方式中，在本發(fā)明實施例提供的上述移位寄存器單元中，所述復位模塊，具體包括:第八開關晶體管和第九開關晶體管;其中，
[0029]所述第八開關晶體管的柵極與所述復位信號端相連，所述第八開關晶體管的源極與所述參考信號端相連，所述第八開關晶體管的漏極與所述第一節(jié)點相連；
[0030]所述第九開關晶體管的柵極與所述復位信號端相連，所述第九開關晶體管的源極與所述參考信號端相連，所述第九開關晶體管的漏極與所述信號輸出端相連。
[0031]在一種可能的實現(xiàn)方式中，在本發(fā)明實施例提供的上述移位寄存器單元中，所述控制模塊，具體包括:第十開關晶體管、第十一開關晶體管、第十二開關晶體管和第十三開關晶體管;其中，
[0032]所述第十開關晶體管的柵極與所述第一節(jié)點相連，所述第十開關晶體管的源極與所述參考信號端相連，所述第十開關晶體管的漏極與所述第二節(jié)點相連；
[0033]所述第十一開關晶體管的柵極與所述第一節(jié)點相連，所述第十一開關晶體管的源極與所述參考信號端相連，所述第十一開關晶體管的漏極與所述第三節(jié)點相連；
[0034]所述第十二開關晶體管的柵極和源極分別與所述第一時鐘信號端相連，所述第十二開關晶體管的漏極與所述第三節(jié)點相連；
[0035]所述第十三開關晶體管的柵極與所述第三節(jié)點相連，所述第十三開關晶體管的源極與所述第一時鐘信號端相連，所述第十三開關晶體管的漏極與所述第二節(jié)點相連。
[0036]本發(fā)明實施例還提供了一種移位寄存器單元的驅動方法，包括:
[0037]在第一階段，在第一時鐘信號端的控制下將信號輸入端的信號提供給第一節(jié)點，在所述第一節(jié)點的控制下將參考信號端的信號提供給信號輸出端;在所述第一時鐘信號端的控制下將所述第一時鐘信號端的信號提供給第二節(jié)點，在所述第二節(jié)點的控制下將所述參考信號端的信號分別提供給所述第一節(jié)點和所述信號輸出端；
[0038]在第二階段，在所述信號輸入端的控制下將所述信號輸入端的信號提供給所述第一節(jié)點，在所述第一節(jié)點的控制下將第二時鐘信號端的信號提供給所述信號輸出端;在所述第一時鐘信號端的控制下將所述第一時鐘信號端的信號提供給所述第二節(jié)點，在所述第二節(jié)點的控制下將所述參考信號端的信號分別提供給所述第一節(jié)點和所述信號輸出端；
[0039]在第三階段，在所述第一節(jié)點的控制下將所述第二時鐘信號端的信號提供給所述信號輸出端，在所述第一節(jié)點的控制下將所述參考信號端的信號提供給所述第二節(jié)點；
[0040]在第四階段，在所述復位信號端的控制下將所述參考信號端的信號分別提供給所述第一節(jié)點和所述信號輸出端，在所述第一節(jié)點的控制下將所述參考信號端的信號提供給所述信號輸出端;在所述第一時鐘信號端的控制下將所述第一時鐘信號端的信號提供給所述第二節(jié)點，在所述第二節(jié)點的控制下將所述參考信號端的信號分別提供給所述第一節(jié)點和所述信號輸出端；
[0041]在第五階段，在所述第一節(jié)點的控制下將所述參考信號端的信號提供給所述信號輸出端。
[0042]在一種可能的實現(xiàn)方式中，在本發(fā)明實施例提供的上述驅動方法中，還包括:
[0043]在第一階段、第二階段和第四階段，在所述第一時鐘信號端的控制下將所述參考信號端的信號提供給所述信號輸出端。
[0044]本發(fā)明實施例還提供了一種柵極驅動電路，包括級聯(lián)的本發(fā)明實施例提供的上述移位寄存器單兀;其中，
[0045]除第一級移位寄存器單元之外，其余每一級移位寄存器單元的所述信號輸出端分別和與其相鄰的上一級移位寄存器單元的所述復位信號端相連；
[0046]除最后一級移位寄存器單元之外，其余每一級移位寄存器單元的所述信號輸出端分別和與其相鄰的下一級移位寄存器單元的所述信號輸入端相連；
[0047]第一級移位寄存器單元的所述信號輸入端與幀起始信號端相連。
[0048]本發(fā)明實施例還提供了一種顯示裝置，包括:本發(fā)明實施例提供的上述柵極驅動電路。
[0049]本發(fā)明公開了一種移位寄存器單元、其驅動方法、柵極驅動電路及顯示裝置，在該移位寄存器單元中，輸入模塊可以控制第一節(jié)點的電位，使得第一輸出模塊在第一節(jié)點的控制下將參考信號端的信號提供給信號輸出端，可以拉低信號輸出端的電位，使得第二輸出模塊可以在第一節(jié)點的控制下將第二時鐘信號端的信號提供給信號輸出端，保證信號輸出端的正常輸出；復位模塊可以在復位信號端的控制下將參考信號端的信號提供給信號輸出端，可以拉低信號輸出端的電位;控制模塊可以控制第二節(jié)點的電位，使得第三輸出模塊在第二節(jié)點的控制下將參考信號端的信號提供給信號輸出端，可以拉低信號輸出端的電位;這樣，可以降低移位寄存器單元的信號輸出端輸出信號的噪聲。
【附圖說明】
[0050]圖1為本發(fā)明實施例提供的移位寄存器單元的結構示意圖之一；
[0051]圖2為本發(fā)明實施例提供的移位寄存器單元的結構示意圖之二；
[0052]圖3a和圖3b分別為本發(fā)明實施例提供的移位寄存器單元的具體結構示意圖之一；
[0053]圖4a和圖4b分別為本發(fā)明實施例提供的移位寄存器單元的具體結構示意圖之二；
[0054]圖5為圖4a所示的移位寄存器單元的輸入輸出時序圖；
[0055]圖6為本發(fā)明實施例提供的柵極驅動電路的結構示意圖。
【具體實施方式】
[0056]下面結合附圖，對本發(fā)明實施例提供的移位寄存器單元、其驅動方法、柵極驅動電路及顯示裝置的【具體實施方式】進行詳細地說明。
[0057]本發(fā)明實施例提供的一種移位寄存器單元，如圖1所示，包括:輸入模塊1、復位模塊2、控制模塊3、第一輸出模塊4、第二輸出模塊5和第三輸出模塊6;其中，
[0058]輸入模塊I的第一控制端Ia和輸入端Ib分別與信號輸入端Input相連，第二控制端Ic與第一時鐘信號端CLKB相連，輸出端Id與第一節(jié)點Pl相連，用于分別在第一時鐘信號端CLKB和信號輸入端Input的控制下將信號輸入端Input的信號提供給第一節(jié)點Pl;
[0059]復位模塊2的控制端2a與復位信號端Reset相連，輸入端2b與參考信號端Vref相連，第一輸出端2c與第一節(jié)點Pl相連，第二輸出端2d與信號輸出端Output相連，用于在復位信號端Reset的控制下將參考信號端Vref的信號分別提供給第一節(jié)點Pl和信號輸出端Output；
[0060]控制模塊3的第一控制端3a與第一節(jié)點Pl相連，第一輸入端3b與參考信號端Vref相連，第一輸出端3c與第二節(jié)點P2相連，第二控制端3d和第二輸入端3e分別與第一時鐘信號端CLKB相連，第二輸出端3f與第二節(jié)點P2相連，用于在第一節(jié)點Pl的控制下將參考信號端Vref的信號提供給第二節(jié)點P2以及在第一時鐘信號端CLKB的控制下將第一時鐘信號端CLKB的信號提供給第二節(jié)點P2;
[0061 ]第一輸出模塊4的控制端4a與第一節(jié)點Pl相連，輸入端4b與參考信號端Vref相連，輸出端4c與信號輸出端Output相連，用于在第一節(jié)點Pl的控制下將參考信號端Vref的信號提供給信號輸出端Output ；
[0062]第二輸出模塊5的控制端5a與第一節(jié)點Pl相連，輸入端5b與第二時鐘信號端CLK相連，輸出端5c與信號輸出端Output相連，用于在第一節(jié)點Pl的控制下將第二時鐘信號端CLK的信號提供給信號輸出端Output;
[0063]第三輸出模塊6的控制端6a與第二節(jié)點P2相連，輸入端6b與參考信號端Vref相連，第一輸出端6c與第一節(jié)點Pl相連，第二輸出端6d與信號輸出端Output相連，用于在第二節(jié)點P2的控制下將參考信號端Vref的信號分別提供給第一節(jié)點Pl和信號輸出端Output。
[0064]本發(fā)明實施例提供的上述移位寄存器單元，輸入模塊I可以控制第一節(jié)點Pl的電位，使得第一輸出模塊4可以在第一節(jié)點Pl的控制下將參考信號端Vref的信號提供給信號輸出端Output，可以拉低信號輸出端Output的電位，使得第二輸出模塊5可以在第一節(jié)點Pl的控制下將第二時鐘信號端CLK的信號提供給信號輸出端Output，可以保證信號輸出端Output的正常輸出；復位模塊2可以在復位信號端Reset的控制下將參考信號端Vref的信號提供給信號輸出端Output，可以拉低信號輸出端Output的電位;控制模塊3可以控制第二節(jié)點P2的電位，使得第三輸出模塊6可以在第二節(jié)點P2的控制下將參考信號端Vref的信號提供給信號輸出端Output，可以拉低信號輸出端Output的電位;這樣，可以降低移位寄存器單元的信號輸出端Output輸出的信號的噪聲，保證信號輸出端Output輸出的信號的穩(wěn)定性。
[0065]在具體實施時，本發(fā)明實施例提供的上述移位寄存器單元中，參考信號端Vref的電位為低電位。
[0066]下面結合具體實施例，對本發(fā)明進行詳細說明。需要說明的是，本實施例中是為了更好的解釋本發(fā)明，但不限制本發(fā)明。
[0067]較佳地，在本發(fā)明實施例提供的上述移位寄存器單元中，如圖2所示，還可以包括:第四輸出模塊7;
[0068]第四輸出模塊7的控制端7a與第一時鐘信號端CLKB相連，輸入端7b與參考信號端Vref相連，輸出端7c與信號輸出端Output相連，用于在第一時鐘信號端CLKB的控制下將參考信號端Vref的信號提供給信號輸出端Output;這樣，第四輸出模塊7可以在第一時鐘信號端CLKB的控制下拉低信號輸出端Output的電位，從而可以進一步地降低信號輸出端Output輸出的信號的噪聲，保證信號輸出端Output輸出的信號的穩(wěn)定性。
[0069]在具體實施時，在本發(fā)明實施例提供的上述移位寄存器單元中，如圖3a和圖3b所示，第一輸出模塊4，具體可以包括:第一開關晶體管Tl;
[0070]第一開關晶體管Tl的柵極與第一節(jié)點Pl相連，第一開關晶體管Tl的源極與參考信號端Vref相連，第一開關晶體管Vref的漏極與信號輸出端Output相連。
[0071]具體地，在本發(fā)明實施例提供的上述移位寄存器單元中，如圖3a所示，第一開關晶體管Tl可以為P型晶體管，或者，如圖3b所示，第一開關晶體管Tl也可以為N型晶體管，在此不作限定。以第一開關晶體管Tl為P型晶體管為例，在第一節(jié)點Pl的電位為低電位時，第一開關晶體管Tl處于導通狀態(tài)，將參考信號端Vref與信號輸出端Output連接，使信號輸出端Output的電位為低電位，參考信號端Vref對信號輸出端Output進行降噪。
[0072]以上僅是舉例說明移位寄存器單元中第一輸出模塊4的具體結構，在具體實施時，第一輸出模塊4的具體結構不限于本發(fā)明實施例提供的上述結構，還可以是本領域技術人員可知的其他結構，在此不做限定。
[0073]在具體實施時，在本發(fā)明實施例提供的上述移位寄存器單元中，如圖3a和圖3b所示，第二輸出模塊5，具體包括:第二開關晶體管T2和電容C;其中，
[0074]第二開關晶體管T2的柵極與第一節(jié)點Pl相連，第二開關晶體管T2的源極與第二時鐘信號端CLK相連，第二開關晶體管T2的漏極與信號輸出端Output相連；
[0075]電容C連接于第二開關晶體管T2的柵極和漏極之間。
[0076]具體地，在本發(fā)明實施例提供的上述移位寄存器單元中，如圖3a所示，第二開關晶體管T2可以為N型晶體管，或者，如圖3b所示，第二開關晶體管T2也可以為P型晶體管，在此不作限定。以第二開關晶體管T2為N型晶體管為例，在第一節(jié)點Pl的電位為高電位時，第二開關晶體管T2處于導通狀態(tài)，將第二時鐘信號端CLK與信號輸出端Output連接;在第二時鐘信號端CLK的電位為高電位時，信號輸出端Output輸出高電位的電壓信號，由于電容C的自舉作用和第二開關晶體管T2的寄生電容的存在，信號輸出端Output的電位升高會使第一節(jié)點Pl的電位進一步升尚，可以進一步地提尚第一■開關晶體管T2的充電能力，保證像素的充電時間;在第二時鐘信號端CLK的電位為低電位時，信號輸出端Output的電位為低電位。
[0077]以上僅是舉例說明移位寄存器單元中第二輸出模塊5的具體結構，在具體實施時，第二輸出模塊5的具體結構不限于本發(fā)明實施例提供的上述結構，還可以是本領域技術人員可知的其他結構，在此不做限定。
[0078]在具體實施時，在本發(fā)明實施例提供的上述移位寄存器單元中，如圖3a和圖3b所示，第三輸出模塊6，具體可以包括:第三開關晶體管T3和第四開關晶體管T4;其中，
[0079]第三開關晶體管T3的柵極與第二節(jié)點P2相連，第三開關晶體管T3的源極與參考信號端Vref相連，第三開關晶體管T3的漏極與第一節(jié)點Pl相連；
[0080]第四開關晶體管T4的柵極與第二節(jié)點P2相連，第四開關晶體管T4的源極與參考信號端Vref相連，第四開關晶體管T4的漏極與信號輸出端Output相連。
[0081]具體地，在本發(fā)明實施例提供的上述移位寄存器單元中，如圖3a所示，第三開關晶體管T3和第四開關晶體管T4可以為N型晶體管，或者，如圖3b所示，第三開關晶體管T3和第四開關晶體管T4也可以為P型晶體管，在此不作限定。以第三開關晶體管T3和第四開關晶體管T4為N型晶體管為例，在第二節(jié)點P2的電位為高電位時，第三開關晶體管T3和第四開關晶體管T4處于導通狀態(tài)，將參考信號端Vref分別與第一節(jié)點Pl和信號輸出端Output連接，使第一節(jié)點Pl和信號輸出端Output的電位為低電位，參考信號端Vref分別對第一節(jié)點Pl和信號輸出端Output進行降噪。
[0082]以上僅是舉例說明移位寄存器單元中第三輸出模塊6的具體結構，在具體實施時，第三輸出模塊6的具體結構不限于本發(fā)明實施例提供的上述結構，還可以是本領域技術人員可知的其他結構，在此不做限定。
[0083]在具體實施時，在本發(fā)明實施例提供的上述移位寄存器單元中，如圖4a和圖4b所示，第四輸出模塊7，具體可以包括:第五開關晶體管T5;
[0084]第五開關晶體管T5的柵極與第一時鐘信號端CLKB相連，第五開關晶體管T5的源極與參考信號端Vref相連，第五開關晶體管T5的漏極與信號輸出端Output相連。
[0085]具體地，在本發(fā)明實施例提供的上述移位寄存器單元中，如圖4a所示，第五開關晶體管T5可以為N型晶體管，或者，如圖4b所示，第五開關晶體管T5也可以為P型晶體管，在此不作限定。以第五開關晶體管T5為N型晶體管為例，在第一時鐘信號端CLKB的電位為高電位時，第五開關晶體管T5處于導通狀態(tài)，將參考信號端Vref與信號輸出端Output連接，使信號輸出端Output的電位為低電位，參考信號端Vref對信號輸出端Output進行降噪。
[0086]以上僅是舉例說明移位寄存器單元中第四輸出模塊7的具體結構，在具體實施時，第四輸出模塊7的具體結構不限于本發(fā)明實施例提供的上述結構，還可以是本領域技術人員可知的其他結構，在此不做限定。
[0087]在具體實施時，在本發(fā)明實施例提供的上述移位寄存器單元中，如圖3a、圖3b、圖4a和圖4b所示，輸入模塊I，具體可以包括:第六開關晶體管T6和第七開關晶體管T7;
[0088]第六開關晶體管T6的柵極和源極分別與信號輸入端Input相連，第六開關晶體管T6的漏極與第一節(jié)點Pl相連；
[0089]第七開關晶體管T7的柵極與第一時鐘信號端CKLB相連，第七開關晶體管T7的源極與信號輸入端Input相連，第七開關晶體管T7的輸出端與第一節(jié)點Pl相連。
[0090]具體地，在本發(fā)明實施例提供的上述移位寄存器單元中，如圖3a和圖4a所示，第六開關晶體管T6和第七開關晶體管T7可以為N型晶體管，或者，如圖3b和圖4b所示，第六開關晶體管T6和第七開關晶體管T7也可以為P型晶體管，在此不作限定。以第六開關晶體管T6和第七開關晶體管T7為N型晶體管為例，在信號輸入端Input的電位為高電位時，第六開關晶體管T6處于導通狀態(tài)，將信號輸入端Input與第一節(jié)點Pl連接，使第一節(jié)點Pl的電位為高電位;在第一時鐘信號端CLKB的電位為高電位時，第七開關晶體管T7處于導通狀態(tài)，將信號輸入端Input與第一節(jié)點Pl連接;在信號輸入端Input的電位為低電位時，使第一節(jié)點Pl的電位為低電位，在信號輸入端Input的電位為高電位時，使第一節(jié)點Pl的電位為高電位。
[0091]以上僅是舉例說明移位寄存器單元中輸入模塊I的具體結構，在具體實施時，輸入模塊I的具體結構不限于本發(fā)明實施例提供的上述結構，還可以是本領域技術人員可知的其他結構，在此不做限定。
[0092]在具體實施時，在本發(fā)明實施例提供的上述移位寄存器單元中，如圖3a、圖3b、圖4a和圖4b所示，復位模塊2，具體可以包括:第八開關晶體管T8和第九開關晶體管T9;其中，
[0093]第八開關晶體管T8的柵極與復位信號端Reset相連，第八開關晶體管T8的源極與參考信號端Vref相連，第八開關晶體管T8的漏極與第一節(jié)點Pl相連；
[0094]第九開關晶體管T9的柵極與復位信號端Reset相連，第九開關晶體管T9的源極與參考信號端Vref相連，第九開關晶體管T9的漏極與信號輸出端Output相連。
[0095]具體地，在本發(fā)明實施例提供的上述移位寄存器單元中，如圖3a和圖4a所示，第八開關晶體管T8和第九開關晶體管T9可以為N型晶體管，或者，如圖3b和圖4b所示，第八開關晶體管T8和第九開關晶體管T9也可以為P型晶體管，在此不作限定。以第八開關晶體管T8和第九開關晶體管T9為N型晶體管為例，在復位信號端Reset的電位為高電位時，第八開關晶體管T8和第九開關晶體管T9處于導通狀態(tài)，將參考信號端Vref分別與第一節(jié)點Pl和信號輸出端Output連接，使第一節(jié)點Pl和信號輸出端Output的電位為低電位，參考信號端Vref分別對第一節(jié)點Pl和信號輸出端Output進行降噪。
[0096]以上僅是舉例說明移位寄存器單元中復位模塊2的具體結構，在具體實施時，復位模塊2的具體結構不限于本發(fā)明實施例提供的上述結構，還可以是本領域技術人員可知的其他結構，在此不做限定。
[0097]在具體實施時，在本發(fā)明實施例提供的上述移位寄存器單元中，如圖3a、圖3b、圖4a和圖4b所示，控制模塊3，具體可以包括:第十開關晶體管T10、第十一開關晶體管T11、第十二開關晶體管T12和第十三開關晶體管T13;其中，
[0098]第十開關晶體管TlO的柵極與第一節(jié)點Pl相連，第十開關晶體管TlO的源極與參考信號端Vref相連，第十開關晶體管TlO的漏極與第二節(jié)點P2相連；
[0099]第十一開關晶體管Tll的柵極與第一節(jié)點Pl相連，第十一開關晶體管Tll的源極與參考信號端Vref相連，第^^一開關晶體管Tl I的漏極與第三節(jié)點P3相連；
[0100]第十二開關晶體管T12的柵極和源極分別與第一時鐘信號端CLKB相連，第十二開關晶體管T12的漏極與第三節(jié)點P3相連；
[0101]第十三開關晶體管T13的柵極與第三節(jié)點P3相連，第十三開關晶體管T13的源極與第一時鐘信號端CLKB相連，第十三開關晶體管T13的漏極與第二節(jié)點P2相連。
[0102]具體地，在本發(fā)明實施例提供的上述移位寄存器單元中，如圖3a和圖4a所示，第十開關晶體管T10、第十一開關晶體管Tll、第十二開關晶體管T12和第十三開關晶體管T13可以為N型晶體管，或者，如圖3b和圖4b所示，第十開關晶體管T10、第十一開關晶體管T11、第十二開關晶體管T12和第十三開關晶體管T13也可以為P型晶體管，在此不作限定。以第十開關晶體管T10、第^^一開關晶體管T11、第十二開關晶體管T12和第十三開關晶體管T13為N型晶體管為例，在第一節(jié)點Pl的電位為高電位時，第十開關晶體管TlO和第十一開關晶體管Tll處于導通狀態(tài)，將參考信號端Vref與第二節(jié)點P2連接，使第二節(jié)點P2的電位為低電位，參考信號端Vref對第二節(jié)點P2進行降噪;在第一時鐘信號端CLKB的電位為高電位時，第十二開關晶體管T12處于導通狀態(tài)，將第一時鐘信號端CLKB與第三節(jié)點P3連接，使第三節(jié)點P3的電位為高電位，此時，第十三開關晶體管T13處于導通狀態(tài)，將第一時鐘信號端CLKB與第二節(jié)點P2連接，使第二節(jié)點P2的電位為高電位。
[0103]以上僅是舉例說明移位寄存器單元中控制模塊3的具體結構，在具體實施時，控制模塊3的具體結構不限于本發(fā)明實施例提供的上述結構，還可以是本領域技術人員可知的其他結構，在此不做限定。
[0104]在具體實施時，當信號輸入端Input、第一時鐘信號端CLKB和復位信號端Reset輸入的有效脈沖信號為高電位信號時，第一開關晶體管Tl可以采用P型晶體管，第二開關晶體管T2至第十三開關晶體管T13可以均采用N型晶體管；當信號輸入端Input、第一時鐘信號端CLKB和復位信號端Reset輸入的有效脈沖信號為低電位信號時，第一開關晶體管Tl可以米用N型晶體管，第二開關晶體管T2至第十三開關晶體管T13可以均采用P型晶體管;在此不做限定。
[0105]需要說明的是本發(fā)明上述實施例中提到的開關晶體管可以是薄膜晶體管(TFT，Thin Film Transistor)，也可以是金屬氧化物半導體場效應管(MOS，Metal OxideSemiconductor)，在此不做限定。在具體實施中，這些開關晶體管的源極和漏極根據(jù)晶體管類型以及輸入信號的不同，其功能可以互換，在此不做具體區(qū)分。
[0106]針對本發(fā)明實施例提供的上述移位寄存器單元，本發(fā)明實施例還提供了一種移位寄存器單元的驅動方法，包括:
[0107]在第一階段，在第一時鐘信號端的控制下將信號輸入端的信號提供給第一節(jié)點，在第一節(jié)點的控制下將參考信號端的信號提供給信號輸出端;在第一時鐘信號端的控制下將第一時鐘信號端的信號提供給第二節(jié)點，在第二節(jié)點的控制下將參考信號端的信號分別提供給第一節(jié)點和信號輸出端；
[0108]在第二階段，在信號輸入端的控制下將信號輸入端的信號提供給第一節(jié)點，在第一節(jié)點的控制下將第二時鐘信號端的信號提供給信號輸出端;在第一時鐘信號端的控制下將第一時鐘信號端的信號提供給第二節(jié)點，在第二節(jié)點的控制下將參考信號端的信號分別提供給第一節(jié)點和信號輸出端；
[0109]在第三階段，在第一節(jié)點的控制下將第二時鐘信號端的信號提供給信號輸出端，在第一節(jié)點的控制下將參考信號端的信號提供給第二節(jié)點；
[0110]在第四階段，在復位信號端的控制下將參考信號端的信號分別提供給第一節(jié)點和信號輸出端，在第一節(jié)點的控制下將參考信號端的信號提供給信號輸出端;在第一時鐘信號端的控制下將第一時鐘信號端的信號提供給第二節(jié)點，在第二節(jié)點的控制下將參考信號端的信號分別提供給第一節(jié)點和信號輸出端；
[0111]在第五階段，在第一節(jié)點的控制下將參考信號端的信號提供給信號輸出端。
[0112]本發(fā)明實施例提供的上述驅動方法，在第一時鐘信號端的控制下將信號輸入端的信號提供給第一節(jié)點，在第一節(jié)點的控制下將參考信號端的信號提供給信號輸出端，可以拉低信號輸出端的電位;在復位信號端的控制下將參考信號端的信號分別提供給第一節(jié)點和信號輸出端，可以拉低第一節(jié)點和信號輸出端的電位，在第一節(jié)點的控制下將參考信號端的信號提供給信號輸出端，可以拉低信號輸出端的電位;在第一時鐘信號端的控制下將第一時鐘信號端的信號提供給第二節(jié)點，在第二節(jié)點的控制下將參考信號端的信號分別提供給第一節(jié)點和信號輸出端，可以拉低第一節(jié)點和信號輸出端的電位，在第一節(jié)點的控制下將參考信號端的信號提供給信號輸出端，可以拉低信號輸出端的電位，這樣，可以降低移位寄存器單元的信號輸出端輸出的信號的噪聲，保證信號輸出端輸出的信號的穩(wěn)定性。
[0113]較佳地，在本發(fā)明實施例提供的上述驅動方法中，還包括:
[0114]在第一階段、第二階段和第四階段，在第一時鐘信號端的控制下將參考信號端的信號提供給信號輸出端;這樣，可以在第一時鐘信號端的控制下拉低信號輸出端的電位，從而可以進一步地降低信號輸出端輸出的信號的噪聲，保證信號輸出端輸出的信號的穩(wěn)定性。
[0115]下面以第一開關晶體管Tl為P型晶體管，第二開關晶體管T2至第十三開關晶體管T13均為N型晶體管為例，對本發(fā)明實施例提供的上述移位寄存器單元的驅動方法的工作過程作以描述。例如，在圖4a所示的移位寄存器單元中，第一開關晶體管Tl為P型晶體管，第二開關晶體管T2至第十三開關晶體管T13均為N型晶體管，P型晶體管在低電位作用下導通，在高電位作用下截止，各N型晶體管在高電位作用下導通，在低電位作用下截止;輸入信號端Input、第一時鐘信號端CLKB和復位信號端Reset的有效脈沖信號為高電位信號，參考信號端Vref的信號為低電位信號。圖4a對應的輸入輸出時序圖如圖5所示，具體地，選取如圖5所示的輸入輸出時序圖中的tl?t5五個階段。下述描述中以I表示高電位，O表示低電位。
[0116]在第一階段tl，Input = 0，Reset = 0，由于信號輸入端Input的電位為低電位，第六開關晶體管T6截止；由于復位信號端Reset的電位為低電位，第八開關晶體管T8和第九開關晶體管T9截止;在CLK = O，CLKB = I時，由于第一時鐘信號端CLKB的電位為高電位，第七開關晶體管T7導通，將信號輸入端Input與第一節(jié)點Pl連接，使第一節(jié)點Pl的電位為低電位，此時，第一開關晶體管Tl導通，將參考信號端Vref與信號輸出端Output連接，使信號輸出端Output的電位為低電位，參考信號端Vref對信號輸出端Output進行降噪；由于第一時鐘信號端CLKB的電位為高電位，第五開關晶體管T5導通，將參考信號端Vref與信號輸出端Output連接，使信號輸出端Output的電位為低電位，參考信號端Vref對信號輸出端Output進行降噪；由于第一時鐘信號端CLKB的電位為高電位，第十二開關晶體管T12導通，將第一時鐘信號端CLKB與第三節(jié)點P3連接，使第三節(jié)點P3的電位為高電位，第十三開關晶體管T13導通，將第一時鐘信號端CLKB與第二節(jié)點P2連接，使第二節(jié)點P2的電位為高電位，此時，第三開關晶體管T3和第四開關晶體管T4導通，將參考信號端Vref分別與第一節(jié)點Pl和信號輸出端Output連接，使第一節(jié)點Pl和信號輸出端Output的電位為低電位，參考信號端Vref分別對第一節(jié)點Pl和信號輸出端Output進行降噪;在CLK=I，CLKB = 0時，由于第一節(jié)點Pl的電位為低電位，第二開關晶體管T2截止，信號輸出端Output的電位為低電位；
[0117]在第二階段t2，Input= I，Reset = 0，CLK = O，CLKB = I，由于復位信號端Reset的電位為低電位，第八開關晶體管T8和第九開關晶體管T9截止；由于信號輸入端Input的電位為高電位，第六開關晶體管T6導通，將信號輸入端Input與第一節(jié)點Pl連接，使第一節(jié)點Pl的電位為高電位，此時，對電容C充電，第二開關晶體管T2導通，將第二時鐘信號端CLK與信號輸出端Output連接，由于第二時鐘信號端CLK的電位為低電位，使信號輸出端Output的電位仍為低電位；由于第一時鐘信號端CLKB的電位為高電位，第五開關晶體管T5導通，將參考信號端Vref與信號輸出端Output連接，使信號輸出端Output的電位為低電位，參考信號端Vref對信號輸出端Output進行降噪；由于第一時鐘信號端CLKB的電位為高電位，第十二開關晶體管T12導通，將第一時鐘信號端CLKB與第三節(jié)點P3連接，使第三節(jié)點P3的電位為高電位，第十三開關晶體管T13導通，將第一時鐘信號端CLKB與第二節(jié)點P2連接，使第二節(jié)點P2的電位為高電位，此時，第三開關晶體管T3和第四開關晶體管T4導通，將參考信號端Vref分別與第一節(jié)點Pl和信號輸出端Output連接，使第一節(jié)點Pl和信號輸出端Output的電位為低電位，參考信號端Vref分別對第一節(jié)點Pl和信號輸出端Output進行降噪；
[0118]在第三階段t3，Input= 0 ,Reset = 0，CLK = I，CLKB = 0，由于信號輸入端Input的電位為低電位，第六開關晶體管T6截止；由于復位信號端Reset的電位為低電位，第八開關晶體管T8和第九開關晶體管T9截止；由于第一時鐘信號端CLKB的電位為低電位，第五開關晶體管T5、第七開關晶體管T7、第十二開關晶體管T12和第十三開關晶體管T13截止；由于電容C的作用，第一節(jié)點Pl仍保持高電位，由于第二時鐘信號端CLK的電位為高電位，使信號輸出端Output的電位為高電位；由于電容C的自舉作用和第二開關晶體管T2的寄生電容的存在，信號輸出端Output的電位升高會使第一節(jié)點Pl的電位進一步升高，可以進一步地提高第二開關晶體管T2的充電能力，保證像素的充電時間；由于第一節(jié)點Pl的電位為高電位，第十開關晶體管TlO和第十一開關晶體管Tll導通，將參考信號端Vref與第二節(jié)點P2連接，使第二節(jié)點P2的電位為低電位，參考信號端Vref對第二節(jié)點P2進行降噪；
[0119]在第四階段t4，Input= O,Reset = I，CLK = 0,CLKB= I，由于信號輸入端Input的電位為低電位，第六開關晶體管T6截止；由于復位信號端Reset的電位為高電位，第八開關晶體管T8和第九開關晶體管T9導通，將參考信號端Vref分別與第一節(jié)點Pl和信號輸出端Output連接，使第一節(jié)點Pl和信號輸出端Output的電位為低電位，參考信號端Vref分別對第一節(jié)點Pl和信號輸出端Output進行降噪；由于第一節(jié)點Pl的電位為低電位，第一開關晶體管Tl導通，將參考信號端Vref與信號輸出端Output連接，使信號輸出端Output的電位為低電位，參考信號端Vref對信號輸出端Output進行降噪；由于第一時鐘信號端CLKB的電位為高電位，第十二開關晶體管T12導通，將第一時鐘信號端CLKB與第三節(jié)點P3連接，使第三節(jié)點P3的電位為高電位，此時，第十三開關晶體管T13導通，將第一時鐘信號端CLKB與第二節(jié)點P2連接，使第二節(jié)點P2的電位為高電位，此時，第三開關晶體管T3和第四開關晶體管T4導通，將參考信號端Vref分別與第一節(jié)點Pl和信號輸出端Output連接，使第一節(jié)點Pl和信號輸出端Output的電位為低電位，參考信號端Vref分別對第一節(jié)點Pl和信號輸出端Output進行降噪；由于第一時鐘信號端CLKB的電位為高電位，第五開關晶體管T5導通，將參考信號端Vref信號輸出端Output連接，使信號輸出端Output的電位為低電位，參考信號端Vref對信號輸出端Output進行降噪；
[0120]在第五階段t5，Input = 0 ,Reset = 0，CLK = I，CLKB = 0，由于信號輸入端Input的電位為低電位，第六開關晶體管T6截止；由于復位信號端Reset的電位為低電位，第八開關晶體管T8和第九開關晶體管T9截止；由于第一時鐘信號端CLKB的電位為低電位，第五開關晶體管T5、第七開關晶體管T7、第十二開關晶體管T12和第十三開關晶體管T13截止；由于第一節(jié)點Pl的電位為低電位，第二開關晶體管T2截止，第一開關晶體管Tl導通，將參考信號端Vref信號輸出端Output連接，使信號輸出端Output的電位為低電位，參考信號端Vref對信號輸出端Output進行降噪。
[0121 ]在后續(xù)時間段，信號輸出端Output將一直輸出低電位的電壓信號，直到下一幀的到來。
[0122]上述是以第一開關晶體管Tl為P型晶體管、第二開關晶體管T2至第十三開關晶體管T13均為N型晶體管為例進行說明，具體對于第一開關晶體管Tl為N型晶體管、第二開關晶體管T2至第十三開關晶體管T13均為P型晶體管的工作原理與上述第一開關晶體管Tl為P型晶體管、第二開關晶體管T2至第十三開關晶體管T13均為N型晶體管的工作原理相似，在此不再贅述。
[0123]基于同一發(fā)明構思，本發(fā)明實施例還提供了一種柵極驅動電路，如圖6所示，包括級聯(lián)的多個本發(fā)明實施例提供的上述移位寄存器單元:SR (I )、SR (2)…SR (η)…SR (N-1 )、SR(N)(共N個移位寄存器單元，I < η < N);其中，
[0124]除第一級移位寄存器單元SR(I)之外，其余每一級移位寄存器單元SR(n)的信號輸出端0utput_n(l < η < N)分別和與其相鄰的上一級移位寄存器單元SR(n_l)的復位信號端Reset相連;
[0125]除最后一級移位寄存器單元SR(N)之外，其余每一級移位寄存器單元SR(n)的信號輸出端0utput_n(l < η < N)分別和與其相鄰的下一級移位寄存器單元SR(n+l)的信號輸入端Input相連；
[0126]第一級移位寄存器單元SR(I)的信號輸入端Input與幀起始信號端STV相連。
[0127]具體地，本發(fā)明實施例提供的上述柵極驅動電路中的每個移位寄存器單元與本發(fā)明實施例提供的上述移位寄存器單元在功能和結構上均相同，重復之處不再贅述。
[0128]基于同一發(fā)明構思，本發(fā)明實施例提供了一種顯示面板，包括本發(fā)明實施例提供的上述柵極驅動電路。該顯示面板的實施可以參見上述柵極驅動電路的實施，重復之處不再贅述。
[0129]基于同一發(fā)明構思，本發(fā)明實施例提供了一種顯示裝置，包括本發(fā)明實施例提供的上述顯示面板。該顯示裝置可以應用于手機、平板電腦、電視機、顯示器、筆記本電腦、數(shù)碼相框、導航儀等任何具有顯示功能的產(chǎn)品或部件。該顯示裝置的實施可以參見上述顯示面板的實施，重復之處不再贅述。
[0130]本發(fā)明實施例提供的一種移位寄存器單元、其驅動方法、柵極驅動電路及顯示裝置，在該移位寄存器單元中，輸入模塊可以控制第一節(jié)點的電位，使得第一輸出模塊在第一節(jié)點的控制下將參考信號端的信號提供給信號輸出端，可以拉低信號輸出端的電位，使得第二輸出模塊可以在第一節(jié)點的控制下將第二時鐘信號端的信號提供給信號輸出端，保證信號輸出端的正常輸出；復位模塊可以在復位信號端的控制下將參考信號端的信號提供給信號輸出端，可以拉低信號輸出端的電位;控制模塊可以控制第二節(jié)點的電位，使得第三輸出模塊在第二節(jié)點的控制下將參考信號端的信號提供給信號輸出端，可以拉低信號輸出端的電位;這樣，可以降低移位寄存器單元的信號輸出端輸出信號的噪聲，保證信號輸出端輸出的信號的穩(wěn)定性。
[0131]顯然，本領域的技術人員可以對本發(fā)明進行各種改動和變型而不脫離本發(fā)明的精神和范圍。這樣，倘若本發(fā)明的這些修改和變型屬于本發(fā)明權利要求及其等同技術的范圍之內，則本發(fā)明也意圖包含這些改動和變型在內。
【主權項】
1.一種移位寄存器單元，其特征在于，包括:輸入模塊、復位模塊、控制模塊、第一輸出模塊、第二輸出模塊和第三輸出模塊;其中， 所述輸入模塊的第一控制端和輸入端分別與信號輸入端相連，第二控制端與第一時鐘信號端相連，輸出端與第一節(jié)點相連，用于分別在所述第一時鐘信號端和所述信號輸入端的控制下將所述信號輸入端的信號提供給所述第一節(jié)點； 所述復位模塊的控制端與復位信號端相連，輸入端與參考信號端相連，第一輸出端與所述第一節(jié)點相連，第二輸出端與信號輸出端相連，用于在所述復位信號端的控制下將所述參考信號端的信號分別提供給所述第一節(jié)點和所述信號輸出端； 所述控制模塊的第一控制端與所述第一節(jié)點相連，第一輸入端與所述參考信號端相連，第一輸出端與第二節(jié)點相連，第二控制端和第二輸入端分別與所述第一時鐘信號端相連，第二輸出端與所述第二節(jié)點相連，用于在所述第一節(jié)點的控制下將所述參考信號端的信號提供給所述第二節(jié)點以及在所述第一時鐘信號端的控制下將所述第一時鐘信號端的信號提供給所述第二節(jié)點； 所述第一輸出模塊的控制端與所述第一節(jié)點相連，輸入端與所述參考信號端相連，輸出端與所述信號輸出端相連，用于在所述第一節(jié)點的控制下將所述參考信號端的信號提供給所述信號輸出端； 所述第二輸出模塊的控制端與所述第一節(jié)點相連，輸入端與第二時鐘信號端相連，輸出端與所述信號輸出端相連，用于在所述第一節(jié)點的控制下將所述第二時鐘信號端的信號提供給所述信號輸出端； 所述第三輸出模塊的控制端與所述第二節(jié)點相連，輸入端與所述參考信號端相連，第一輸出端與所述第一節(jié)點相連，第二輸出端與所述信號輸出端相連，用于在所述第二節(jié)點的控制下將所述參考信號端的信號分別提供給所述第一節(jié)點和所述信號輸出端。2.如權利要求1所述的移位寄存器單元，其特征在于，還包括:第四輸出模塊； 所述第四輸出模塊的控制端與所述第一時鐘信號端相連，輸入端與所述參考信號端相連，輸出端與所述信號輸出端相連，用于在所述第一時鐘信號端的控制下將所述參考信號端的信號提供給所述信號輸出端。3.如權利要求1所述的移位寄存器單元，其特征在于，所述第一輸出模塊，具體包括:第一開關晶體管； 所述第一開關晶體管的柵極與所述第一節(jié)點相連，所述第一開關晶體管的源極與所述參考信號端相連，所述第一開關晶體管的漏極與所述信號輸出端相連。4.如權利要求1所述的移位寄存器單元，其特征在于，所述第二輸出模塊，具體包括:第二開關晶體管和電容;其中， 所述第二開關晶體管的柵極與所述第一節(jié)點相連，所述第二開關晶體管的源極與所述第二時鐘信號端相連，所述第二開關晶體管的漏極與所述信號輸出端相連； 所述電容連接于所述第二開關晶體管的柵極和漏極之間。5.如權利要求1所述的移位寄存器單元，其特征在于，所述第三輸出模塊，具體包括:第三開關晶體管和第四開關晶體管;其中， 所述第三開關晶體管的柵極與所述第二節(jié)點相連，所述第三開關晶體管的源極與所述參考信號端相連，所述第三開關晶體管的漏極與所述第一節(jié)點相連； 所述第四開關晶體管的柵極與所述第二節(jié)點相連，所述第四開關晶體管的源極與所述參考信號端相連，所述第四開關晶體管的漏極與所述信號輸出端相連。6.如權利要求2所述的移位寄存器單元，其特征在于，所述第四輸出模塊，具體包括:第五開關晶體管； 所述第五開關晶體管的柵極與所述第一時鐘信號端相連，所述第五開關晶體管的源極與所述參考信號端相連，所述第五開關晶體管的漏極與所述信號輸出端相連。7.如權利要求1所述的移位寄存器單元，其特征在于，所述輸入模塊，具體包括:第六開關晶體管和第七開關晶體管； 所述第六開關晶體管的柵極和源極分別與所述信號輸入端相連，所述第六開關晶體管的漏極與所述第一節(jié)點相連； 所述第七開關晶體管的柵極與所述第一時鐘信號端相連，所述第七開關晶體管的源極與所述信號輸入端相連，所述第七開關晶體管的輸出端與所述第一節(jié)點相連。8.如權利要求1所述的移位寄存器單元，其特征在于，所述復位模塊，具體包括:第八開關晶體管和第九開關晶體管;其中， 所述第八開關晶體管的柵極與所述復位信號端相連，所述第八開關晶體管的源極與所述參考信號端相連，所述第八開關晶體管的漏極與所述第一節(jié)點相連； 所述第九開關晶體管的柵極與所述復位信號端相連，所述第九開關晶體管的源極與所述參考信號端相連，所述第九開關晶體管的漏極與所述信號輸出端相連。9.如權利要求1所述的移位寄存器單元，其特征在于，所述控制模塊，具體包括:第十開關晶體管、第十一開關晶體管、第十二開關晶體管和第十三開關晶體管;其中， 所述第十開關晶體管的柵極與所述第一節(jié)點相連，所述第十開關晶體管的源極與所述參考信號端相連，所述第十開關晶體管的漏極與所述第二節(jié)點相連； 所述第十一開關晶體管的柵極與所述第一節(jié)點相連，所述第十一開關晶體管的源極與所述參考信號端相連，所述第十一開關晶體管的漏極與所述第三節(jié)點相連； 所述第十二開關晶體管的柵極和源極分別與所述第一時鐘信號端相連，所述第十二開關晶體管的漏極與所述第三節(jié)點相連； 所述第十三開關晶體管的柵極與所述第三節(jié)點相連，所述第十三開關晶體管的源極與所述第一時鐘信號端相連，所述第十三開關晶體管的漏極與所述第二節(jié)點相連。10.—種如權利要求1-9任一項所述的移位寄存器單元的驅動方法，其特征在于，包括: 在第一階段，在第一時鐘信號端的控制下將信號輸入端的信號提供給第一節(jié)點，在所述第一節(jié)點的控制下將參考信號端的信號提供給信號輸出端;在所述第一時鐘信號端的控制下將所述第一時鐘信號端的信號提供給第二節(jié)點，在所述第二節(jié)點的控制下將所述參考信號端的信號分別提供給所述第一節(jié)點和所述信號輸出端； 在第二階段，在所述信號輸入端的控制下將所述信號輸入端的信號提供給所述第一節(jié)點，在所述第一節(jié)點的控制下將第二時鐘信號端的信號提供給所述信號輸出端;在所述第一時鐘信號端的控制下將所述第一時鐘信號端的信號提供給所述第二節(jié)點，在所述第二節(jié)點的控制下將所述參考信號端的信號分別提供給所述第一節(jié)點和所述信號輸出端； 在第三階段，在所述第一節(jié)點的控制下將所述第二時鐘信號端的信號提供給所述信號輸出端，在所述第一節(jié)點的控制下將所述參考信號端的信號提供給所述第二節(jié)點； 在第四階段，在所述復位信號端的控制下將所述參考信號端的信號分別提供給所述第一節(jié)點和所述信號輸出端，在所述第一節(jié)點的控制下將所述參考信號端的信號提供給所述信號輸出端;在所述第一時鐘信號端的控制下將所述第一時鐘信號端的信號提供給所述第二節(jié)點，在所述第二節(jié)點的控制下將所述參考信號端的信號分別提供給所述第一節(jié)點和所述信號輸出端； 在第五階段，在所述第一節(jié)點的控制下將所述參考信號端的信號提供給所述信號輸出端。11.如權利要求10所述的驅動方法，其特征在于，還包括: 在第一階段、第二階段和第四階段，在所述第一時鐘信號端的控制下將所述參考信號端的信號提供給所述信號輸出端。12.—種柵極驅動電路，其特征在于，包括級聯(lián)的多個如權利要求1-9任一項所述的移位寄存器單元;其中， 除第一級移位寄存器單元之外，其余每一級移位寄存器單元的所述信號輸出端分別和與其相鄰的上一級移位寄存器單元的所述復位信號端相連； 除最后一級移位寄存器單元之外，其余每一級移位寄存器單元的所述信號輸出端分別和與其相鄰的下一級移位寄存器單元的所述信號輸入端相連； 第一級移位寄存器單元的所述信號輸入端與幀起始信號端相連。13.—種顯示裝置，其特征在于，包括:如權利要求12所述的柵極驅動電路。
【文檔編號】G09G3/36GK105845097SQ201610425494
【公開日】2016年8月10日
【申請日】2016年6月15日
【發(fā)明人】王玉璽
【申請人】京東方科技集團股份有限公司, 北京京東方顯示技術有限公司