專(zhuān)利名稱(chēng)：邏輯電路和半導(dǎo)體器件的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種邏輯電路和一種包括該邏輯電路的半導(dǎo)體器件，尤其涉及一種適合于低功率操作的電路。
背景技術(shù)：
因?yàn)镸OS晶體管變得更精細(xì)，它的擊穿電壓下降，使得操作電壓不得不降低。在這種情況下，為了維持MOS晶體管的高處理速度，MOS晶體管的閾電壓不得不因操作電壓的降低而降低，因?yàn)椴僮魉俣扔蒑OS晶體管的有效柵壓，也就是，通過(guò)操作電壓減去MOS晶體管的閾電壓而獲得的值來(lái)控制。該值越大，處理速度越高。但是，當(dāng)閾電壓設(shè)置到大約0.4V或者更小時(shí)，MOS晶體管由于MOS晶體管的亞閥值特性(衰減尾部特性)不能夠完全關(guān)閉，并且出現(xiàn)不希望的直流電流動(dòng)的現(xiàn)象。由于這種現(xiàn)象，由許多MOS晶體管構(gòu)成的半導(dǎo)體集成電路的基本直流電顯著增加。尤其是，在高溫操作時(shí)，MOS晶體管的閾電壓低并且衰減尾部因素高，使得由亞閥值特性引起的現(xiàn)象變得更嚴(yán)重。考慮這些情況，申請(qǐng)人在這里已經(jīng)提出一種具有更精細(xì)的MOS晶體管的高速低功率半導(dǎo)體集成電路(日本未經(jīng)審查專(zhuān)利申請(qǐng)?zhí)朒ei7(1995)-86916，其對(duì)應(yīng)于美國(guó)專(zhuān)利號(hào)2002/084804)。在該半導(dǎo)體集成電路中，用于控制大電流和小電流的電流供給的控制裝置插入在MOS晶體管的源級(jí)和電源之間，并且當(dāng)根據(jù)使用切換電流時(shí)，電流供給到MOS晶體管，從而抑止以備用模式流動(dòng)的亞閾值電流(也稱(chēng)作“亞閾值漏電流”)。

發(fā)明內(nèi)容
發(fā)明人在這里審查了申請(qǐng)人在這里提出的半導(dǎo)體集成電路(日本未經(jīng)審查專(zhuān)利申請(qǐng)?zhí)朒ei7(1995)-86916)，并且發(fā)現(xiàn)在用于固定輸出邏輯的電路結(jié)構(gòu)中有改進(jìn)的余地。
由申請(qǐng)人在這里提出的半導(dǎo)體集成電路中，用于控制大電流和小電流的電流供給的控制裝置插入在具有預(yù)先確定功能的邏輯電路和電源(VCC，VSS)之間。當(dāng)通過(guò)控制裝置在大電流和小電流之間切換電流時(shí)，電流供給到邏輯電路。在電流到邏輯電路的路徑被中斷的情況下，邏輯電路的輸出通過(guò)電平保持電路來(lái)保持。電平保持電路通過(guò)連接兩個(gè)反相器來(lái)形成，在這兩個(gè)反相器的每個(gè)中p溝道型MOS晶體管和n溝道型MOS晶體管環(huán)形串聯(lián)。電平保持電路保持輸出邏輯，當(dāng)?shù)竭壿嬰娐返碾娏髀窂奖恢袛鄷r(shí)。因?yàn)楸３蛛娐吠ㄟ^(guò)如上所述環(huán)形連接兩個(gè)反相器而形成，四個(gè)MOS晶體管是必需的。因?yàn)镸OS晶體管變得更精細(xì)，亞閾值電流必須抑止的許多電路存在于半導(dǎo)體集成電路中，因此許多保持電路是必需的。因此，MOS晶體管的數(shù)目，甚至僅僅在保持電路中，是巨大的。
本發(fā)明的一個(gè)目的在于提供一種簡(jiǎn)化電路的技術(shù)，其中該電路用于當(dāng)抑止亞閾值電流時(shí)固定邏輯門(mén)輸出邏輯。
本發(fā)明的上述和其它目的以及新特征將從說(shuō)明書(shū)的描述和附圖中變得明白。
在說(shuō)明書(shū)中公開(kāi)的發(fā)明典型的概要將如下簡(jiǎn)要地描述。
一種邏輯電路具有n溝道型第一晶體管，該晶體管在第二電源終端和低電勢(shì)端電源之間給出，并且能夠根據(jù)輸入控制信號(hào)中斷到邏輯門(mén)的電源；p溝道型第二晶體管，該晶體管在高電勢(shì)端電源和邏輯門(mén)的輸出節(jié)點(diǎn)之間給出，并且能夠與第一晶體管的電源中斷操作連鎖地將邏輯門(mén)的輸出節(jié)點(diǎn)固定到高電平，并且第一晶體管的閾電壓設(shè)置為高于作為邏輯門(mén)組成部分的晶體管的閾電壓。因?yàn)镸OS晶體管變得更精細(xì)，它的擊穿電壓下降，使得操作電壓不得不降低。為了維持晶體管的高速開(kāi)關(guān)操作，晶體管的閾電壓不得不因操作電壓的下降而下降。
根據(jù)該裝置，第一晶體管中斷到邏輯門(mén)的電源，并且第二晶體管與電源中斷操作連鎖地將邏輯門(mén)的輸出節(jié)點(diǎn)固定到高電平。因此，用于當(dāng)抑止亞閾值電流時(shí)固定邏輯門(mén)的輸出邏輯的電路由第一和第二晶體管構(gòu)成，從而實(shí)現(xiàn)電路的簡(jiǎn)化。在這種情況下，通過(guò)將第一晶體管的閾電壓設(shè)置為高于作為邏輯門(mén)組成部分的晶體管的閾電壓，保證第一晶體管中亞閾值電流的減小。
一種邏輯電路包括n溝道型第一晶體管，該晶體管在第二電源終端和低電勢(shì)端電源之間給出，并且能夠根據(jù)輸入控制信號(hào)中斷到邏輯門(mén)的電源；n溝道型第二晶體管，該晶體管在低電勢(shì)端電源和邏輯門(mén)的輸出節(jié)點(diǎn)之間給出，并且能夠與第一晶體管的電源中斷操作連鎖地將邏輯門(mén)的輸出節(jié)點(diǎn)固定到低電平，并且第一晶體管的閾電壓設(shè)置為高于作為邏輯門(mén)組成部分的晶體管的閾電壓。
根據(jù)該裝置，第一晶體管中斷到邏輯門(mén)的電源，并且第二晶體管與電源中斷操作連鎖地將邏輯門(mén)的輸出節(jié)點(diǎn)固定到高電平。因此，用于當(dāng)抑止亞閾值電流時(shí)固定邏輯門(mén)的輸出邏輯的電路由第一和第二晶體管構(gòu)成，從而實(shí)現(xiàn)電路的簡(jiǎn)化。在這種情況下，通過(guò)將第一晶體管的閾電壓設(shè)置為高于作為邏輯門(mén)組成部分的晶體管的閾電壓，保證第一晶體管中亞閾值電流的減小。


圖1是電路圖，其顯示根據(jù)本發(fā)明的邏輯電路的結(jié)構(gòu)實(shí)例。
圖2是電路圖，其顯示邏輯電路結(jié)構(gòu)的另一實(shí)例。
圖3是電路圖，其顯示邏輯電路結(jié)構(gòu)的另一實(shí)例。
圖4是電路圖，其顯示與邏輯電路比較的電路的結(jié)構(gòu)實(shí)例。
圖5是電路圖，其顯示邏輯電路結(jié)構(gòu)的另一實(shí)例。
圖6是電路圖，其顯示邏輯電路結(jié)構(gòu)的另一實(shí)例。
圖7是電路圖，其顯示邏輯電路結(jié)構(gòu)的另一實(shí)例。
圖8是電路圖，其顯示一種解碼器的結(jié)構(gòu)實(shí)例，根據(jù)本發(fā)明的邏輯電路應(yīng)用于該解碼器。
圖9是電路圖，其顯示一種時(shí)鐘驅(qū)動(dòng)器的結(jié)構(gòu)實(shí)例，根據(jù)本發(fā)明的邏輯電路應(yīng)用于該時(shí)鐘驅(qū)動(dòng)器。
圖10是電路圖，其顯示該時(shí)鐘驅(qū)動(dòng)器主要部分的結(jié)構(gòu)實(shí)例。
圖11是電路圖，其顯示一種包括輸出驅(qū)動(dòng)器和輸出緩沖器的輸出電路的結(jié)構(gòu)實(shí)例，根據(jù)本發(fā)明的邏輯電路應(yīng)用于該輸出電路。
圖12是電路圖，其顯示該輸出驅(qū)動(dòng)器主要部分詳細(xì)結(jié)構(gòu)的實(shí)例。
圖13是說(shuō)明該輸出驅(qū)動(dòng)器操作實(shí)例的圖。
圖14是電路圖，其顯示該輸出驅(qū)動(dòng)器主要部分詳細(xì)結(jié)構(gòu)的實(shí)例。
圖15是電路圖，其顯示該輸出驅(qū)動(dòng)器主要部分詳細(xì)結(jié)構(gòu)的實(shí)例。
圖16是電路圖，其顯示輸出緩沖器和外圍組成部分詳細(xì)結(jié)構(gòu)的實(shí)例。
圖17是說(shuō)明輸出驅(qū)動(dòng)器和輸出緩沖器主要部分的操作的圖。
具體實(shí)施例方式
圖1顯示根據(jù)本發(fā)明的邏輯電路的結(jié)構(gòu)實(shí)例。
圖1中所示的邏輯電路包括，雖然沒(méi)有特別地限制，具有預(yù)先確定功能的邏輯門(mén)100，以及連接到邏輯門(mén)100的n溝道型MOS晶體管103和p溝道型MOS晶體管104。
雖然沒(méi)有特別地限制，邏輯門(mén)100如下構(gòu)成。
邏輯門(mén)100具有第一電源終端101和第二電源終端102，高電勢(shì)端電源VDDI供給到第一電源終端，而低電勢(shì)端電源(地GND)供給到第二電源終端。高電勢(shì)端電源VDDI通過(guò)未顯示的降壓電路降低從外部供給的高電勢(shì)端電源VCC來(lái)獲得。
邏輯門(mén)100如下構(gòu)成。
p溝道型MOS晶體管105和n溝道型MOS晶體管106串聯(lián)，從而形成用于反轉(zhuǎn)輸入信號(hào)114的邏輯的反相器。p溝道型MOS晶體管105的源極連接到高電勢(shì)端電源VDDI，并且n溝道型MOS晶體管106的源極連接到第二電源終端102。反相器的輸出信號(hào)傳送到p溝道型MOS晶體管108和n溝道型MOS晶體管107的柵極。p溝道型MOS晶體管108，p溝道型MOS晶體管109和n溝道型MOS晶體管110串聯(lián)。p溝道型MOS晶體管108的源極連接到第一電源終端101，并且n溝道型MOS晶體管110的源極連接到第二電源終端102。控制信號(hào)113傳送到p溝道型MOS晶體管109和n溝道型MOS晶體管110的柵極。從p溝道型MOS晶體管109和n溝道型MOS晶體管110的串聯(lián)點(diǎn)，引出邏輯門(mén)100的輸出節(jié)點(diǎn)115。
n溝道型MOS晶體管103在第二電源終端102和低電勢(shì)端電源(GND)之間給出，并且可以根據(jù)輸入控制信號(hào)116中斷到邏輯門(mén)100的電源。特別地，當(dāng)控制信號(hào)116處于高電平時(shí)，n溝道型MOS晶體管103導(dǎo)通，并且第二電源終端102連接到地GND，從而使得能夠供給低電勢(shì)端電源。當(dāng)控制信號(hào)116處于低電平時(shí)，n溝道型MOS晶體管103關(guān)閉，使得到邏輯門(mén)100的電源被中斷。通過(guò)電源的中斷，邏輯門(mén)100進(jìn)入不工作狀態(tài)(備用狀態(tài))。在到邏輯門(mén)100的電源被中斷的情況下，為了防止邏輯門(mén)100的輸出節(jié)點(diǎn)115的邏輯變得不明確，與n溝道型MOS晶體管103的電源中斷操作連鎖地，p溝道型MOS晶體管104導(dǎo)通，從而將輸出節(jié)點(diǎn)115的邏輯固定在高電平。
在p溝道型MOS晶體管104不存在的情況下，節(jié)點(diǎn)115的邏輯變得不明確或者非常慢地變高。因此，例如，如圖4中所示，邏輯門(mén)121布置于邏輯門(mén)100的后一級(jí)的情況下，邏輯門(mén)121的邏輯操作被擾亂或者饋通被傳遞到形成第一輸入級(jí)的p溝道型MOS晶體管118和n溝道型MOS晶體管119的串聯(lián)電路。在到邏輯門(mén)100的電源被中斷的情況下，圖1中所示的p溝道型MOS晶體管104操作，以將邏輯門(mén)100的輸出節(jié)點(diǎn)115固定在高電平，使得輸出節(jié)點(diǎn)的邏輯不會(huì)變得不明確。
構(gòu)成邏輯門(mén)100的MOS晶體管105，106，107，108，109和110中每個(gè)晶體管的閾電壓設(shè)置為低。相反地，n溝道型MOS晶體管103和p溝道型MOS晶體管104中每個(gè)晶體管的閾電壓設(shè)置為高于MOS晶體管105，106，107，108，109和110中每個(gè)晶體管的閾電壓。因?yàn)閾舸╇妷阂騇OS晶體管變得更精細(xì)而下降，MOS晶體管的操作電壓不得不降低。為了維持高處理速度，MOS晶體管105，106，107，108，109和110中每個(gè)晶體管的閾電壓不得不根據(jù)操作電源電壓而降低。另一方面，用于減小構(gòu)成邏輯門(mén)100的MOS晶體管的亞閾值電流的電路的操作，與邏輯門(mén)100比較可能慢。因此，MOS晶體管103和104中每個(gè)晶體管的閾電壓設(shè)置為高于構(gòu)成邏輯門(mén)100的任何MOS晶體管的閾電壓，從而減小MOS晶體管103和104的亞閾值電流。MOS晶體管的閾電壓，雖然沒(méi)有特別地限制，通過(guò)在離子注入時(shí)改變雜質(zhì)濃度來(lái)控制。
如上所述，通過(guò)在高電勢(shì)端電源VDDI和邏輯門(mén)100的輸出節(jié)點(diǎn)115之間提供p溝道型MOS晶體管104，并且與n溝道型MOS晶體管103的電源中斷操作連鎖地導(dǎo)通p溝道型MOS晶體管104，邏輯門(mén)100輸出節(jié)點(diǎn)115的邏輯可以固定到高電平。這樣，不需要提供用于保持邏輯門(mén)100的輸出節(jié)點(diǎn)115的邏輯的保持電路。因?yàn)楸３蛛娐吠ㄟ^(guò)如上所述環(huán)形連接兩個(gè)反相器而形成，需要四個(gè)MOS晶體管。在本實(shí)施方案中，一個(gè)p溝道型MOS晶體管就足夠了，使得MOS晶體管的數(shù)目可以減少。因?yàn)榕cMOS晶體管105，106，107，108，109和110中每個(gè)晶體管的閾電壓比較，n溝道型MOS晶體管103和p溝道型MOS晶體管104中每個(gè)晶體管的閾電壓設(shè)置為較高，所以n溝道型MOS晶體管103和p溝道型MOS晶體管104中的亞閾值電流非常小。
現(xiàn)在將描述邏輯電路結(jié)構(gòu)的另一個(gè)實(shí)例。
圖2顯示邏輯電路結(jié)構(gòu)的另一個(gè)實(shí)例。
圖2中所示的邏輯電路主要不同于圖1的邏輯電路關(guān)于一點(diǎn)，即p溝道型MOS晶體管104的閾電壓設(shè)置為低，以類(lèi)似于構(gòu)成邏輯門(mén)100的MOS晶體管的方式。如果p溝道型MOS晶體管104關(guān)閉狀態(tài)下的亞閾值電流在允許范圍內(nèi)，即使p溝道型MOS晶體管104的閾電壓設(shè)置為低，也沒(méi)有特別的延遲。
當(dāng)用戶(hù)希望將輸出節(jié)點(diǎn)115的邏輯固定在高電平時(shí)，如圖3中所示，布置一個(gè)反相器就足夠了，該反相器通過(guò)在邏輯門(mén)100的后一級(jí)串聯(lián)p溝道型MOS晶體管111和n溝道型MOS晶體管112而形成，將邏輯門(mén)100的輸出信號(hào)反轉(zhuǎn)，并且將反轉(zhuǎn)的信號(hào)傳送到后面的電路。
如圖5中所示，邏輯門(mén)100的輸出節(jié)點(diǎn)115的邏輯可以固定在低電平。在圖5中所示的結(jié)構(gòu)中，通過(guò)串聯(lián)p溝道型MOS晶體管111和n溝道型MOS晶體管112而形成的反相器作為邏輯門(mén)100中的最后一級(jí)電路來(lái)提供。提供p溝道型MOS晶體管129，該晶體管的操作由控制信號(hào)116來(lái)控制。通過(guò)p溝道型MOS晶體管129，到通過(guò)串聯(lián)p溝道型MOS晶體管111和n溝道型MOS晶體管112而獲得的電路的電源被中斷。為了使n溝道型MOS晶體管103和n溝道型MOS晶體管130互補(bǔ)地工作，提供通過(guò)串聯(lián)p溝道型MOS晶體管127和n溝道型MOS晶體管128而形成的反相器，控制信號(hào)116由反相器反轉(zhuǎn)，并且反轉(zhuǎn)的信號(hào)傳送到n溝道型MOS晶體管103的柵極。出于與上述情況類(lèi)似的原因，MOS晶體管103，127，128，129和130中每個(gè)晶體管的閾電壓設(shè)置為高于構(gòu)成邏輯門(mén)100的每個(gè)晶體管的閾電壓。
在該結(jié)構(gòu)中，當(dāng)控制信號(hào)116處于低電平時(shí)，p溝道型MOS晶體管129和n溝道型MOS晶體管103導(dǎo)通，并且操作電壓供給到電路，使得邏輯門(mén)100工作。相反，當(dāng)控制信號(hào)116處于高電平時(shí)，p溝道型MOS晶體管129和n溝道型MOS晶體管103關(guān)閉，并且到電路的電源被中斷，使得邏輯門(mén)100進(jìn)入備用模式。
在圖6中所示的結(jié)構(gòu)中，提供p溝道型MOS晶體管131和n溝道型MOS晶體管132，n溝道型MOS晶體管132的操作由控制信號(hào)116來(lái)控制。p溝道型MOS晶體管131和n溝道型MOS晶體管132中每個(gè)晶體管的閾電壓設(shè)置為高于構(gòu)成邏輯門(mén)100的每個(gè)晶體管的閾電壓，出于與上述情況類(lèi)似的原因。
p溝道型MOS晶體管131在高電勢(shì)端電源VDDI和第一電源終端101之間給出，并且根據(jù)控制信號(hào)116中斷到邏輯門(mén)100的電源。n溝道型MOS晶體管132在邏輯門(mén)100的輸出節(jié)點(diǎn)115和地GND之間給出，并且與邏輯門(mén)100的電源中斷連鎖地將輸出節(jié)點(diǎn)115固定在低電平。
當(dāng)邏輯門(mén)100的元件數(shù)目大時(shí)，邏輯門(mén)100的內(nèi)部電源被劃分，因此提供多個(gè)第二電源終端，并且電源從每個(gè)終端供給。例如，在圖7中所示的情況中，邏輯門(mén)100中的低電勢(shì)端電源劃分成電路塊141和連接到電路塊141的電路塊142，因此提供第二電源終端102-1和102-2。與終端102-1和102-2相對(duì)應(yīng)，提供n溝道型MOS晶體管103-1和103-2。n溝道型MOS晶體管103-1和103-2的操作由控制信號(hào)116來(lái)控制，因此使得能夠中斷到電路141和142的電源。出于與上述情況類(lèi)似的原因，n溝道型MOS晶體管103-1和103-2中每個(gè)晶體管的閾電壓設(shè)置為高于構(gòu)成邏輯門(mén)100的任何晶體管的閾電壓。
現(xiàn)在將描述根據(jù)本發(fā)明的邏輯電路的應(yīng)用實(shí)例。
圖8是顯示一種解碼器，根據(jù)本發(fā)明的邏輯電路應(yīng)用于該解碼器。
編碼器800具有(雖然沒(méi)有特別地限制)解碼作為半導(dǎo)體集成電路實(shí)例的半導(dǎo)體存儲(chǔ)設(shè)備中行地址和列地址的功能。解碼器800包括門(mén)155，156，157和158，它們構(gòu)成用于接收由兩位組成的地址信號(hào)的緩沖器，用于解碼接收到的地址信號(hào)的解碼線(xiàn)組159，以及用于根據(jù)解碼線(xiàn)組159的邏輯信號(hào)獲得解碼輸出的多個(gè)解碼邏輯151，152，153和154。在這種情況下，解碼邏輯151，152，153和154是本發(fā)明中的邏輯門(mén)的實(shí)例。
解碼邏輯151，152，153和154具有相同的結(jié)構(gòu)。例如，解碼邏輯151通過(guò)連接p溝道型MOS晶體管161，162，164，165和167以及n溝道型MOS晶體管163，166和168來(lái)形成。MOS晶體管161，162，164和165中每個(gè)晶體管的門(mén)寬度(W)和門(mén)長(zhǎng)度(L)的比W/L設(shè)置為3/0.16。MOS晶體管163和166中每個(gè)晶體管的比W/L設(shè)置為2/0.16。MOS晶體管167的比W/L設(shè)置為24/0.16，并且MOS晶體管168的比W/L設(shè)置為12/0.16。解碼器800具有第一電源終端171以及第二電源終端172和173，高電勢(shì)端電源VDDI供給到第一電源終端，而低電勢(shì)端電源(GND)供給到第二電源終端。
與第二電源終端172和173相對(duì)應(yīng)，提供n溝道型MOS晶體管173和174。n溝道型MOS晶體管173和174中的每個(gè)晶體管根據(jù)片選信號(hào)CS中斷到解碼邏輯151，152，153和154的電源。對(duì)于解碼邏輯151，152，153和154的輸出節(jié)點(diǎn)161，162，163和164，提供p溝道型MOS晶體管181，182，183和184，它們能夠與中斷到解碼邏輯151，152，153和154的電源的操作連鎖地，將輸出節(jié)點(diǎn)161，162，163和164固定在高電平。p溝道型MOS晶體管181，182，183和184中每個(gè)晶體管的W/L為12/0.16。
構(gòu)成解碼邏輯151，152，153和154的每個(gè)晶體管的閾電壓設(shè)置為低，使得即使高電勢(shì)端電源VDDI低也能夠執(zhí)行高速操作。相反地，出于與上述情況類(lèi)似的原因，p溝道型MOS晶體管181，182，183和184以及n溝道型MOS晶體管173和174中每個(gè)晶體管的閾電壓設(shè)置為大于構(gòu)成解碼邏輯151，152，153和154的每個(gè)MOS晶體管的閾電壓。
圖9顯示根據(jù)本發(fā)明的邏輯電路應(yīng)用于時(shí)鐘驅(qū)動(dòng)電路的情況。
圖9中所示的時(shí)鐘驅(qū)動(dòng)電路190具有(雖然沒(méi)有特別地限制)將時(shí)鐘信號(hào)分配到半導(dǎo)體集成電路中功能模塊的功能，并且它通過(guò)連接多個(gè)2輸入邏輯門(mén)191而形成。時(shí)鐘信號(hào)CLK輸入到第一輸入級(jí)中的2輸入門(mén)191的一個(gè)輸入端，并且片選信號(hào)CS輸入到另一個(gè)輸入端。前一級(jí)的2輸入邏輯門(mén)的輸出信號(hào)和片選信號(hào)輸入到位于下一級(jí)的2輸入邏輯門(mén)。
圖10顯示多個(gè)2輸入邏輯門(mén)191中一個(gè)邏輯門(mén)的結(jié)構(gòu)。2輸入邏輯門(mén)191具有通過(guò)串聯(lián)p溝道型MOS晶體管192和n溝道型MOS晶體管193而形成的反相器197。反相器197的第一電源終端198連接到高電勢(shì)端電源VDDI，并且第二電源終端199經(jīng)由n溝道型MOS晶體管194連接到地(GND)。n溝道型MOS晶體管194可以基于片選信號(hào)CS終端到反相器197的電源。在反相器197的輸出節(jié)點(diǎn)196和高電勢(shì)端電源VDDI之間，提供p溝道型MOS晶體管195，其用于與中斷到反相器197的電源的操作連鎖地將輸出節(jié)點(diǎn)196固定到高電平。反相器197是本發(fā)明的邏輯門(mén)的實(shí)例。出于與上述情況類(lèi)似的原因，構(gòu)成反相器197的MOS晶體管192和193中每個(gè)晶體管的閾電壓設(shè)置為低，并且MOS晶體管194和195中每個(gè)晶體管的閾電壓設(shè)置為高于MOS晶體管192和193中每個(gè)晶體管的閾電壓。MOS晶體管192和193中每個(gè)晶體管的比W/L設(shè)置為24/0.16，MOS晶體管194的比W/L設(shè)置為48/0.16，并且MOS晶體管195的比W/L設(shè)置為1/0.16。
現(xiàn)在將描述根據(jù)本發(fā)明的邏輯電路應(yīng)用于作為半導(dǎo)體集成電路實(shí)例的半導(dǎo)體存儲(chǔ)設(shè)備中的輸出驅(qū)動(dòng)器的情況。
圖11顯示半導(dǎo)體存儲(chǔ)設(shè)備中的包括輸出驅(qū)動(dòng)器和輸出緩沖器的輸出電路。
輸出驅(qū)動(dòng)器142包括(雖然沒(méi)有特別地限制)輸出驅(qū)動(dòng)電路201，202和203，連接到輸出驅(qū)動(dòng)電路201和202的阻尼電阻器211和212，以及用于切換來(lái)自輸出緩沖器43的信號(hào)波輸出的上升/下降特性的開(kāi)關(guān)控制電路204。輸出驅(qū)動(dòng)器201，202和203以及開(kāi)關(guān)控制電路204通過(guò)從芯片控制器46傳送來(lái)的驅(qū)動(dòng)器啟動(dòng)信號(hào)DOC來(lái)啟動(dòng)。輸出驅(qū)動(dòng)器201，202和203基于數(shù)據(jù)DATA來(lái)驅(qū)動(dòng)輸出緩沖器43，數(shù)據(jù)DATA在輸出驅(qū)動(dòng)器201，202和203被驅(qū)動(dòng)器啟動(dòng)信號(hào)DOC啟動(dòng)的狀態(tài)下輸入。
輸出緩沖器43包括(雖然沒(méi)有特別地限制)通過(guò)串聯(lián)p溝道型MOS晶體管231和n溝道型MOS晶體管232而形成的第一輸出驅(qū)動(dòng)器，和通過(guò)串聯(lián)p溝道型MOS晶體管233和n溝道型MOS晶體管234而形成的第二輸出驅(qū)動(dòng)器。p溝道型MOS晶體管231和233的源極連接到高電勢(shì)端電源VCC，并且n溝道型MOS晶體管232和234的源極連接到地GND。
靜電屏蔽器件26布置于輸出驅(qū)動(dòng)器42和輸出緩沖器43之間。靜電屏蔽器件26包括(雖然沒(méi)有特別地限制)電阻221，222，223和224。布置在用于輸出信號(hào)的襯墊(pad)17附近的靜電屏蔽器件27包括，連接到輸出緩沖器43的輸出信號(hào)線(xiàn)和高電勢(shì)端電源VCC的二極管271，以及連接到輸出緩沖器43的輸出信號(hào)線(xiàn)和地GND的二極管272。
輸出驅(qū)動(dòng)電路201，202和203中的每個(gè)驅(qū)動(dòng)器基本地包括，如圖12中所示，門(mén)電路241，242，243和244，p溝道型MOS晶體管245和247，以及n溝道型MOS晶體管246和248。門(mén)電路241獲得輸入數(shù)據(jù)DATA和驅(qū)動(dòng)器啟動(dòng)信號(hào)DOC之間的邏輯，并且p溝道型MOS晶體管245根據(jù)該邏輯輸出來(lái)驅(qū)動(dòng)。門(mén)電路242獲得輸入數(shù)據(jù)DATA和驅(qū)動(dòng)器啟動(dòng)信號(hào)DOC之間的邏輯，并且根據(jù)該邏輯輸出來(lái)驅(qū)動(dòng)n溝道型MOS晶體管246。門(mén)電路243獲得輸入數(shù)據(jù)DATA和驅(qū)動(dòng)器啟動(dòng)信號(hào)DOC之間的邏輯，并且p溝道型MOS晶體管247根據(jù)該邏輯輸出來(lái)驅(qū)動(dòng)。門(mén)電路244獲得輸入數(shù)據(jù)DATA和驅(qū)動(dòng)器啟動(dòng)信號(hào)DOC之間的邏輯，并且n溝道型MOS晶體管248根據(jù)該邏輯輸出來(lái)驅(qū)動(dòng)。p溝道型MOS晶體管245和247的源極連接到高電勢(shì)端電源VCC，并且n溝道型MOS晶體管246和248的源極連接到地GND。輸出驅(qū)動(dòng)電路具有第一輸出終端291和第二輸出終端292，用于以MOS晶體管的漏極開(kāi)路的形式來(lái)驅(qū)動(dòng)輸出驅(qū)動(dòng)器43。特別地，p溝道型MOS晶體管245的漏極和n溝道型MOS晶體管246的漏極經(jīng)由電阻249彼此連接，并且輸出驅(qū)動(dòng)電路的第一輸出終端291從p溝道型MOS晶體管245的漏極和電阻249之間的連接點(diǎn)引出。p溝道型MOS晶體管247的漏極和n溝道型MOS晶體管248的漏極經(jīng)由電阻250彼此連接，并且輸出驅(qū)動(dòng)電路的第二輸出終端292從n溝道型MOS晶體管248的漏極和電阻250之間的連接點(diǎn)引出。
p溝道型MOS晶體管245具有通過(guò)將輸出緩沖器43中的p溝道型MOS晶體管231或233的柵極驅(qū)動(dòng)到高電平來(lái)復(fù)位p溝道型MOS晶體管的功能。因此，p溝道型MOS晶體管245稱(chēng)作“pMOS復(fù)位電路281”。
n溝道型MOS晶體管246和電阻249具有通過(guò)將輸出緩沖器43中的p溝道型MOS晶體管231或233的柵極驅(qū)動(dòng)到低電平來(lái)設(shè)置n溝道型MOS晶體管的功能。因此，n溝道型MOS晶體管246和電阻249稱(chēng)作“pMOS設(shè)置電路282”。
n溝道型MOS晶體管247和電阻250具有通過(guò)將輸出緩沖器43中的n溝道型MOS晶體管232或234的柵極驅(qū)動(dòng)到高電平來(lái)設(shè)置n溝道型MOS晶體管的功能。因此，n溝道型MOS晶體管247和電阻250稱(chēng)作“nMOS設(shè)置電路283”。
p溝道型MOS晶體管248具有通過(guò)將輸出緩沖器43中的n溝道型MOS晶體管232或234的柵極驅(qū)動(dòng)到低電平來(lái)復(fù)位n溝道型MOS晶體管的功能。因此，n溝道型MOS晶體管248稱(chēng)作“nMOS復(fù)位電路284”。
電阻249和250具有延遲輸出驅(qū)動(dòng)器43的驅(qū)動(dòng)的功能。通過(guò)基于驅(qū)動(dòng)器啟動(dòng)信號(hào)DOC來(lái)適當(dāng)?shù)厥褂冒ㄟ@種電阻的電路和不包括這種電阻的電路，輸出驅(qū)動(dòng)器42的驅(qū)動(dòng)能力可以切換。通過(guò)基于驅(qū)動(dòng)器啟動(dòng)信號(hào)DOC來(lái)改變與輸出緩沖器43中的輸出操作相關(guān)的MOS晶體管數(shù)目，輸出緩沖器驅(qū)動(dòng)尺寸可以改變。例如，為了遵照LV-CMOS接口或者LV-TTL接口，如圖13中所示，優(yōu)選地基于驅(qū)動(dòng)器啟動(dòng)信號(hào)DOC來(lái)適當(dāng)?shù)厥褂幂敵鲵?qū)動(dòng)電路201，202和203中的pMOS復(fù)位電路281，pMOS設(shè)置電路282，nMOS設(shè)置電路283和nMOS復(fù)位電路284。特別地，為了遵照LV-CMOS接口，通過(guò)使用輸出驅(qū)動(dòng)電路201中的pMOS設(shè)置電路282和nMOS設(shè)置電路283以及輸出驅(qū)動(dòng)電路202和203中的所有設(shè)置電路和復(fù)位電路，輸出緩沖器43被高速驅(qū)動(dòng)。在LV-CMOS接口中，如從圖39顯然明白的，低電平端的噪聲容限131和高電平端的噪聲容限132大。因此，通過(guò)高速驅(qū)動(dòng)輸出緩沖器43，作為來(lái)自輸出緩沖器43的輸出信號(hào)的波形上升/下降特性的tr/tf值減小，并且信號(hào)傳送時(shí)間可以縮短。
另一方面，為了遵照LV-TTL接口，使用輸出驅(qū)動(dòng)電路201中的pMOS設(shè)置電路282和nMOS設(shè)置電路283以及輸出驅(qū)動(dòng)電路202中的pMOS復(fù)位電路281和nMOS復(fù)位電路284。其它電路與輸出緩沖器43的驅(qū)動(dòng)無(wú)關(guān)。通過(guò)以這種方式降低輸出緩沖器43的驅(qū)動(dòng)能力，來(lái)自輸出緩沖器43的輸出電流減小，并且包含于輸出波形中的噪聲減小，出于下面的原因。在LV-TTL接口中，高電勢(shì)端電源VCC的電平越低，低電平端的噪聲容限變得越小。高電勢(shì)端電源VCC的電平越高，高電平端的噪聲容限變得越小。因此，包含于輸出信號(hào)中的噪聲不得不通過(guò)低速驅(qū)動(dòng)輸出緩沖器43來(lái)抑止。
圖14～16顯示輸出驅(qū)動(dòng)器42和輸出緩沖器43更詳細(xì)結(jié)構(gòu)的實(shí)例。
在圖14～16中所示的每個(gè)MOS晶體管旁邊，標(biāo)明相應(yīng)MOS晶體管的W/L比。
如圖14中所示，開(kāi)關(guān)控制電路204包括第一DOC驅(qū)動(dòng)器262，第二DOC驅(qū)動(dòng)器261和數(shù)據(jù)驅(qū)動(dòng)器263。來(lái)自第一DOC驅(qū)動(dòng)器262，第二DOC驅(qū)動(dòng)器261和數(shù)據(jù)驅(qū)動(dòng)器263的輸出信號(hào)DOC_B_C，DOC_T_C，DOC_B，DOC_T，DATA_B和DATA_T傳送到圖15中所示的輸出驅(qū)動(dòng)電路201，202-1，202-2，203-1和203-2。圖15中的輸出驅(qū)動(dòng)電路202-1和202-1對(duì)應(yīng)于圖11中的輸出驅(qū)動(dòng)電路202，并且圖15中的輸出驅(qū)動(dòng)電路203-1和203-2對(duì)應(yīng)于圖11中的輸出驅(qū)動(dòng)電路203。輸出驅(qū)動(dòng)電路201，202-1，202-2，203-1和203-2的輸出信號(hào)經(jīng)由靜電屏蔽器件26傳送到圖16中所示的輸出緩沖器43。在輸出緩沖器43的前一級(jí)和后一級(jí)中，分別布置靜電屏蔽器件27-1和27-2。靜電屏蔽器件27-1和27-2對(duì)應(yīng)于圖11中的靜電屏蔽器件27。因?yàn)榘谳敵鼍彌_器43中的MOS晶體管必須驅(qū)動(dòng)外部負(fù)載，使用與其它MOS晶體管相比具有較高門(mén)尺寸比(W/L)例如100/0.6，200/0.6等的MOS晶體管。
如圖15中所示，在開(kāi)關(guān)控制電路204和輸出驅(qū)動(dòng)電路201，202-1，202-2，203-1和203-2中，許多根據(jù)本發(fā)明的邏輯電路被使用。
例如，輸出驅(qū)動(dòng)電路203-1包括能夠中斷到邏輯門(mén)251的電源的n溝道型MOS晶體管254，能夠與由n溝道型MOS晶體管254執(zhí)行的電源終端操作連鎖地，將邏輯門(mén)251的輸出節(jié)點(diǎn)255固定到低電平的n溝道型MOS晶體管252，以及用于互補(bǔ)地導(dǎo)通n溝道型MOS晶體管252和254的反相器253。出于與上述情況類(lèi)似的原因，構(gòu)成邏輯門(mén)251的每個(gè)MOS晶體管的閾電壓設(shè)置為低，并且MOS晶體管252和254以及形成反相器253的MOS晶體管中每個(gè)晶體管的閾電壓設(shè)置為高。
圖17顯示圖14～16中的輸出驅(qū)動(dòng)器42和輸出緩沖器43的主要部分的真值表。在圖17中，“L”表示低電平，“H”表示高電平，“HZ”表示高阻態(tài)，并且“X”表示該邏輯不明確。
雖然由發(fā)明人在這里實(shí)現(xiàn)的本發(fā)明已經(jīng)在上面具體地描述，顯然，本發(fā)明并不局限于該實(shí)施方案，而是可以不背離要點(diǎn)作各種改變。
例如，本發(fā)明并不局限于圖8中所示的解碼器，圖9和10中所示的時(shí)鐘驅(qū)動(dòng)器，圖14～16中所示的輸出驅(qū)動(dòng)器等，而是本發(fā)明的實(shí)現(xiàn)可以通過(guò)適當(dāng)?shù)匦薷挠糜谥袛嚯娫吹木w管以用于以類(lèi)似于圖1～3和圖5和6中所示邏輯電路的方式固定輸出結(jié)點(diǎn)的邏輯的電導(dǎo)和連接部分。
雖然由發(fā)明人在這里實(shí)現(xiàn)的本發(fā)明應(yīng)用于應(yīng)用領(lǐng)域中作為本發(fā)明背景的解碼器，時(shí)鐘驅(qū)動(dòng)電路和輸出電路的情況已經(jīng)在上面描述，但是本發(fā)明并不局限于這些情況，而是可以應(yīng)用于各種電子電路。
本發(fā)明可以在電子電路至少包括邏輯門(mén)的情況下應(yīng)用。
由在本說(shuō)明書(shū)中公開(kāi)的發(fā)明典型而產(chǎn)生的作用將簡(jiǎn)要描述如下。
在備用模式等中，到邏輯門(mén)的電源由第一晶體管中斷，并且邏輯門(mén)的輸出結(jié)點(diǎn)由第二晶體管與電源中斷操作連鎖地固定到高電平。因此，用于當(dāng)抑止亞閾值電流時(shí)固定邏輯門(mén)的輸出邏輯的電路可以由第一和第二晶體管來(lái)構(gòu)成，從而使得能夠簡(jiǎn)化電路。
因?yàn)榈竭壿嬮T(mén)的電源由第一晶體管中斷，并且邏輯門(mén)的輸出結(jié)點(diǎn)由第二晶體管與電源中斷操作連鎖地固定到高電平，用于當(dāng)抑止亞閾值電流時(shí)固定邏輯門(mén)的輸出邏輯的電路可以由第一和第二晶體管來(lái)構(gòu)成，從而使得能夠簡(jiǎn)化電路。
權(quán)利要求
1.一種邏輯電路包括邏輯門(mén)，包括第一電源終端，高電勢(shì)端電源供給到該第一電源終端，第二電源終端，低電勢(shì)端電源供給到該第二電源終端，以及可以由從所述第一和第二電源終端供給的電源操作的晶體管；n溝道型第一晶體管，該晶體管在所述第二電源終端和所述低電勢(shì)端電源之間給出，并能夠根據(jù)輸入控制信號(hào)中斷到所述邏輯門(mén)的電源；p溝道型第二晶體管，該晶體管在所述高電勢(shì)端電源和所述邏輯門(mén)輸出節(jié)點(diǎn)之間給出，并能夠與所述第一晶體管的電源中斷操作有關(guān)地將所述邏輯門(mén)的輸出節(jié)點(diǎn)固定到高電平，其中所述第一和第二晶體管中每個(gè)的閾電壓設(shè)置得高于作為所述邏輯門(mén)組成部分的晶體管的閾電壓。
2.一種邏輯電路包括邏輯門(mén)，包括第一電源終端，高電勢(shì)端電源供給到該第一電源終端，第二電源終端，低電勢(shì)端電源供給到該第二電源終端，以及可以由從所述第一和第二電源終端供給的電源操作的晶體管；n溝道型第一晶體管，該晶體管在所述第二電源終端和所述低電勢(shì)端電源之間給出，并能夠按照輸入控制信號(hào)中斷到所述邏輯門(mén)的電源；n溝道型第二晶體管，該晶體管在所述低電勢(shì)端電源和所述邏輯門(mén)輸出節(jié)點(diǎn)之間給出，并能夠與所述第一晶體管的所述電源中斷操作連鎖地將所述邏輯門(mén)的輸出節(jié)點(diǎn)固定到低電平，其中所述第一和第二晶體管中每個(gè)的閾電壓設(shè)置得高于作為所述邏輯門(mén)組成部分的晶體管的閾電壓。
3.根據(jù)權(quán)利要求1或2的邏輯電路，其中所述邏輯門(mén)中的第二電源終端包括多個(gè)終端，這些終端依照所述邏輯門(mén)的內(nèi)部結(jié)構(gòu)彼此獨(dú)立，并且所述第一晶體管包括多個(gè)晶體管，這些晶體管根據(jù)所述多個(gè)終端布置。
4.一種邏輯電路包括邏輯門(mén)，包括第一電源終端，高電勢(shì)端電源供給到該第一電源終端，第二電源終端，低電勢(shì)端電源供給到該第二電源終端，以及可以由從所述第一和第二電源終端供給的電源操作的晶體管；p溝道型第一晶體管，該晶體管在所述第一電源終端和所述高電勢(shì)端電源之間給出，并能夠依照輸入控制信號(hào)中斷到所述邏輯門(mén)的電源；n溝道型第二晶體管，該晶體管在所述低電勢(shì)端電源和所述邏輯門(mén)輸出節(jié)點(diǎn)之間給出，并能夠與所述第一晶體管的所述電源中斷操作連鎖地將所述邏輯門(mén)的輸出節(jié)點(diǎn)固定到低電平，其中所述第一和第二晶體管中每個(gè)的閾電壓設(shè)置得高于作為所述邏輯門(mén)組成部分的晶體管的閾電壓。
5.根據(jù)權(quán)利要求1，2和4中任何一個(gè)的邏輯電路，其中所述邏輯門(mén)包括具有連接到所述輸出節(jié)點(diǎn)的輸出的NOR電路。
6.根據(jù)權(quán)利要求1，2和4中任何一個(gè)的邏輯電路，其中所述邏輯電路包含于一個(gè)半導(dǎo)體器件中，所述半導(dǎo)體器件包括用于解碼輸入地址線(xiàn)的解碼線(xiàn)組和用于根據(jù)所述解碼線(xiàn)組的邏輯信號(hào)獲得解碼輸出的多個(gè)解碼邏輯電路。其中所述多個(gè)解碼邏輯電路包括所述邏輯電路。
7.根據(jù)權(quán)利要求1，2和4中任何一個(gè)的邏輯電路，其中所述邏輯電路包含于一個(gè)半導(dǎo)體器件中，所述半導(dǎo)體器件包括時(shí)鐘驅(qū)動(dòng)電路，所述時(shí)鐘驅(qū)動(dòng)電路包括多個(gè)時(shí)鐘驅(qū)動(dòng)器，每個(gè)時(shí)鐘驅(qū)動(dòng)器具有用于接收時(shí)鐘信號(hào)的時(shí)鐘輸入終端，和用于接收選擇信號(hào)的選擇信號(hào)輸入終端，其中所述多個(gè)時(shí)鐘驅(qū)動(dòng)器中的每個(gè)包括所述邏輯電路，經(jīng)由所述時(shí)鐘輸入終端輸入的時(shí)鐘信號(hào)輸入到所述邏輯門(mén)，并且經(jīng)由所述選擇信號(hào)輸入終端輸入的選擇信號(hào)作為所述控制信號(hào)傳送到所述第一晶體管。
8.根據(jù)權(quán)利要求1，2和4中任何一個(gè)的邏輯電路其中所述邏輯電路包含于一個(gè)半導(dǎo)體器件中，所述半導(dǎo)體器件包括用于輸出信號(hào)的輸出緩沖器和用于根據(jù)輸入數(shù)據(jù)驅(qū)動(dòng)所述輸出緩沖器的輸出驅(qū)動(dòng)器，其中所述輸出驅(qū)動(dòng)器包括所述邏輯電路。
9.根據(jù)權(quán)利要求1，2和4中任何一個(gè)的邏輯電路其中所述邏輯電路包含于一個(gè)半導(dǎo)體器件中，所述半導(dǎo)體器件包括用于輸出信號(hào)的輸出緩沖器和用于根據(jù)輸入數(shù)據(jù)驅(qū)動(dòng)所述輸出緩沖器的輸出緩沖器，其中所述輸出驅(qū)動(dòng)器包括多個(gè)輸出驅(qū)動(dòng)電路，和一個(gè)切換控制電路，該切換控制電路用于通過(guò)控制所述輸出驅(qū)動(dòng)電路而切換從所述輸出緩沖器輸出的信號(hào)波形的上升/下降特性。
10.一種半導(dǎo)體器件，包括用于接收第一電壓的第一電壓終端；用于接收大于所述第一電壓的第二電壓的第二電壓終端；邏輯電路，包括第一終端，連接到所述第二電壓終端的第二終端，輸出終端，第一N型晶體管，和第一P型晶體管；第二N型晶體管，其具有連接于所述第一電壓終端和所述第一終端之間的源漏間路徑和用于接收控制信號(hào)的門(mén)；第二P型晶體管，其具有連接于所述第二電壓終端和所述輸出終端之間的源漏間路徑和用于接收所述控制信號(hào)的門(mén)，其中所述第二N型晶體管的閾電壓大于所述第一N型晶體管的閾電壓，其中所述第二P型晶體管的閾電壓大于所述第一P型晶體管的閾電壓。
11.一種半導(dǎo)體器件，包括用于接收第一電壓的第一電壓終端；用于接收大于所述第一電壓的第二電壓的第二電壓終端；邏輯電路，包括連接到所述第一電壓終端的第一終端，第二終端，輸出終端，第一N型晶體管，和第一P型晶體管；第二P型晶體管，其具有連接于所述第二電壓終端和所述第二終端之間的源漏間路徑和用于接收控制信號(hào)的門(mén)；第二N型晶體管，其具有連接于所述第一電壓終端和所述輸出終端之間的源漏間路徑和用于接收所述控制信號(hào)的門(mén)，其中所述第二N型晶體管的閾電壓大于所述第一N型晶體管的閾電壓，其中所述第二P型晶體管的閾電壓大于所述第一P型晶體管的閾電壓。
12.根據(jù)權(quán)利要求10或11的半導(dǎo)體器件，其中所述邏輯電路包括連接到所述輸出終端的NOR電路，其中所述NOR電路包括所述第一N型晶體管和所述第一P型晶體管。
13.根據(jù)權(quán)利要求10的半導(dǎo)體器件，其中所述第二N型晶體管是用于減小所述邏輯電路亞閾值電流的晶體管，其中所述第二P型晶體管是用于將所述邏輯電路的所述輸出終端的電勢(shì)固定為所述第二電壓的晶體管。
14.根據(jù)權(quán)利要求11的半導(dǎo)體器件，其中所述第二P型晶體管是用于減小所述邏輯電路亞閾值電流的晶體管，其中所述第二N型晶體管是用于將所述邏輯電路的所述輸出終端的電勢(shì)固定為所述第一電壓的晶體管。
15.根據(jù)權(quán)利要求10或11的半導(dǎo)體器件，進(jìn)一步包括數(shù)據(jù)輸出終端和連接到所述數(shù)據(jù)輸出終端的數(shù)據(jù)輸出電路，其中所述數(shù)據(jù)輸出電路包括所述邏輯電路。
全文摘要
本發(fā)明涉及簡(jiǎn)化用于當(dāng)抑止亞閾值電流時(shí)固定邏輯門(mén)的輸出邏輯的電路。邏輯電路具有能夠根據(jù)輸入控制信號(hào)中斷到邏輯門(mén)的電源的n溝道型第一晶體管，和能夠與由第一晶體管的電源中斷操作連鎖地將邏輯門(mén)的輸出節(jié)點(diǎn)固定為高電平的p溝道型第二晶體管，并且第一晶體管的閾電壓設(shè)置成高于作為邏輯門(mén)組成部分的晶體管的閾電壓。用于中斷到邏輯門(mén)的電源的裝置由第一晶體管來(lái)實(shí)現(xiàn)，并且用于將邏輯門(mén)的輸出節(jié)點(diǎn)固定為高電平的裝置由第二晶體管來(lái)實(shí)現(xiàn)，從而簡(jiǎn)化用于當(dāng)抑止亞閾值電流時(shí)固定邏輯門(mén)的輸出邏輯的電路。
文檔編號(hào)H03K19/0948GK1435947SQ0310231
公開(kāi)日2003年8月13日 申請(qǐng)日期2003年1月30日 優(yōu)先權(quán)日2002年1月31日
發(fā)明者齊藤良和, 長(zhǎng)田健一 申請(qǐng)人:株式會(huì)社東芝, 日立超大規(guī)模集成電路系統(tǒng)株式會(huì)社