專利名稱：低功耗吞吐脈沖式分頻器電路的制作方法
技術(shù)領(lǐng)域：
本實(shí)用新型屬于微電子技術(shù)領(lǐng)域，涉及一種低功耗吞吐脈沖式分頻器電路。
背景技術(shù)：
隨著集成電路技術(shù)的進(jìn)步，CMOS工藝成為面向幾個GHz應(yīng)用的首選。然而，射頻前端電路較大的功耗仍然是約束系統(tǒng)電池壽命的瓶頸。頻率合成器是射頻前端電路中的關(guān)鍵模塊，它包括壓控振蕩器、多模分頻器、鑒頻鑒相器、電荷泵及環(huán)路濾波器，是整個射頻收發(fā)電路消耗功耗的主要部分。其中的多模分頻器和壓控振蕩器工作在鎖相環(huán)的最高頻率，它們的功耗占整個頻率綜合器功耗的70%以上，因此多模分頻器的低功耗設(shè)計(jì)成為低功耗射頻前端電路的關(guān)鍵。吞吐脈沖式分頻器是常用的多模分頻器結(jié)構(gòu)，它包括一個雙模前置預(yù)分頻器、可編程計(jì)數(shù)器P和吞吐脈沖計(jì)數(shù)器S。信號由雙模前置預(yù)分頻器輸入，從可編程計(jì)數(shù)器輸出。吞吐脈沖計(jì)數(shù)器S的作用是使雙模前置預(yù)分頻器在可編程計(jì)數(shù)器P的前S個周期為除(N+1)分頻，后(P-S)個周期為除N分頻，這樣得到的分頻比為SX (N+l) +(P-S) XN=PN+S。通過分析吞吐脈沖式分頻器的工作狀態(tài)可以發(fā)現(xiàn)，雙模前置預(yù)分頻器中的部分D觸發(fā)器和吞吐脈沖計(jì)數(shù)器S的T觸發(fā)器在后(P-S)個周期內(nèi)處于閑置狀態(tài)，對分頻功能的實(shí)現(xiàn)沒有作用卻同樣在消耗能量。
發(fā)明內(nèi)容本實(shí)用新型的目的在于針對現(xiàn)有技術(shù)的不足，提供一種低功耗吞吐脈沖式分頻器電路。本實(shí)用新型包括雙模前置預(yù)分頻器F、可編程計(jì)數(shù)器P和吞吐脈沖計(jì)數(shù)器S ;雙模前置預(yù)分頻器F的時鐘輸入端CKf接外部輸入時鐘信號Fin，模式控制信號輸入端MCf與吞吐脈沖計(jì)數(shù)器S的模式控制信號輸出端MCs連接，分頻輸出端Foutf與吞吐脈沖計(jì)數(shù)器S的 時鐘輸入端CKs和可編程計(jì)數(shù)器P的時鐘輸入端CKp連接，可編程計(jì)數(shù)器P的分頻輸出端Foutp作為整個分頻器電路的分頻輸出端Fout，并與吞吐脈沖計(jì)數(shù)器S的重置端reset,和可編程計(jì)數(shù)器P的重置端resetp連接。所述的雙模前置預(yù)分頻器F包括兩個D觸發(fā)器、一個二輸入或門0R、一個二輸入與門AND ;二輸入或門OR的輸出端與第一 D觸發(fā)器Dl的數(shù)據(jù)輸入端D連接，二輸入或門OR的一個輸入端和二輸入與門AND的一個輸入端與第一 D觸發(fā)器Dl的反相端出端QB連接，二輸入與門AND的另一個輸入端與第二 D觸發(fā)器D2的使能輸入端en連接作為模式控制信號輸入端MCf, 二輸入與門AND的輸出端與第二 D觸發(fā)器D2的數(shù)據(jù)輸入端D連接,二輸入或門OR的另一個輸入端與第二 D觸發(fā)器D2的同相輸出端Q連接，第一 D觸發(fā)器Dl的同相輸出端Q作為分頻輸出端Foutf,第一 D觸發(fā)器Dl的時鐘輸入端CLK和第二 D觸發(fā)器D2的時鐘輸入端CLK連接作為雙模前置預(yù)分頻器F的時鐘輸入端CKf ；所述的第一 D觸發(fā)器Dl包括六個NMOS管和五個PMOS管，第一 NMOS管MNl的柵極和第一 PMOS管MPl的柵極連接作為第一 D觸發(fā)器Dl的數(shù)據(jù)輸入端D，第五PMOS管MP5的漏極和第六NMOS管MN6的漏極連接作為第一 D觸發(fā)器Dl的同相輸出端Q ;第二 PMOS管MP2 的源極與第一 PMOS管MPl的漏極連接，第一 NMOS管MNl的漏極和第二 PMOS管MP2的漏極與第三NMOS管MN3的柵極連接；第二 NMOS管MN2的漏極與第三NMOS管MN3的源極連接，第三NMOS管MN3的漏極、第三PMOS管MP3的漏極、第四NMOS管MN4的柵極與第四PMOS管MP4的柵極連接；第四NMOS管MN4的漏極與第五NMOS管麗5的源極連接，第五NMOS管MN5的漏極、第四PMOS管MP4的漏極、第六NMOS管MN6的柵極與第五PMOS管MP5的柵極連接，作為第一 D觸發(fā)器Dl的反相輸出端QB ;第二 PMOS管MP2的柵極、第二 NMOS管麗2的柵極、第三PMOS管MP3的柵極、第五NMOS管麗5的柵極連接作為第一 D觸發(fā)器Dl時鐘輸入端CLK ;第一 NMOS管MNl的源極、第二 NMOS管MN2的源極、第四NMOS管MN4的源極、第六NMOS管MN6的源極接地；第一 PMOS管MPl的源極、第三PMOS管MP3的源極、第四PMOS管MP4的源極、第五PMOS管MP5的源極接電源VDD ；所述的第二 D觸發(fā)器D2包括七個NMOS管和六個PMOS管，第七NMOS管MN7的柵極和第六PMOS管MP6的柵極連接作為第二 D觸發(fā)器D2的數(shù)據(jù)輸入端D，第H^一 PMOS管MPll的漏極和第十二 NMOS管麗12的漏極連接作為第二 D觸發(fā)器D2的同相輸出端Q ;第七PMOS管MP7的源極與第六PMOS管MP6的漏極連接，第七NMOS管MN7的漏極和第七PMOS管MP7的漏極與第九NMOS管MN9的柵極連接；第八NMOS管MN8的漏極與第九NMOS管MN9的源極連接，第九NMOS管MN9的漏極、第八PMOS管MP8的漏極、第十NMOS管MNlO的柵極與第九PMOS管MP9的柵極連接；第十NMOS管MNlO的漏極與第i^一 NMOS管MNll的源極連接，第i^一 NMOS管MNlI的漏極、第九PMOS管MP9的漏極、第十PMOS管MPlO的漏極、第十二 NMOS管麗12的柵極與第i^一 PMOS管MPlI的柵極連接，作為第二 D觸發(fā)器D2的反相輸出端QB ；第七PMOS管MP7的柵極、第八NMOS管MN8的柵極、第八PMOS管MP8的柵極、第i^一 NMOS管麗11的柵極連接作為第二 D觸發(fā)器D2時鐘輸入端CLK ;第十PMOS管MPlO的柵極和第十三NMOS管麗13的柵極連接作為使能輸入端en ;第八NMOS管MN8的源極和第十NMOS管麗10的源極與第十三NMOS管麗13的漏極連接，第七NMOS管麗7的源極、第十三NMOS管MN13的源極、第十二 NMOS管MN12的源極接地；第六PMOS管MP6的源極、第八PMOS管MP8的源極、第九PMOS管MP9的源極、第十PMOS管MPlO的源極、第i^一 PMOS管MPll的源極接電源VDD。吞吐脈沖計(jì)數(shù)器S包括可預(yù)置減I計(jì)數(shù)器DC、或非門N0R、寄存器Reg和標(biāo)準(zhǔn)D觸發(fā)器D3 ;可預(yù)置減I計(jì)數(shù)器DC的時鐘輸入端為吞吐脈沖計(jì)數(shù)器S的時鐘輸入端CKS，標(biāo)準(zhǔn)D觸發(fā)器D3的輸出端為吞吐脈沖計(jì)數(shù)器S的模式控制信號輸出端MCS，并與可預(yù)置減I計(jì)數(shù)器DC的使能輸入端EN連接，可預(yù)置減I計(jì)數(shù)器DC的預(yù)置使能信號輸入端LDE與標(biāo)準(zhǔn)D觸發(fā)器D3的預(yù)置端SET連接作為吞吐脈沖計(jì)數(shù)器S的重置端reset,，寄存器Reg的輸入端接外部分頻置數(shù)信號；或非門NOR的輸出端與標(biāo)準(zhǔn)D觸發(fā)器D3的時鐘輸入端連接；所述的可預(yù)置減I計(jì)數(shù)器包括N (N彡3)級可預(yù)置T觸發(fā)器和M級與門，M=N_2 ；可預(yù)置T觸發(fā)器包括數(shù)據(jù)輸入端口 T、時鐘輸入端口 CLK、預(yù)置使能信號輸入端口SE、預(yù)置數(shù)輸入端口 SD、使能輸入端en、同相輸出端口 Q、反相輸出端口 QN ;使能輸入端en有效情況下，預(yù)置使能信號輸入端口 SE有效時，在時鐘信號作用下，預(yù)置數(shù)輸入端口 SD的信號直接輸出到同相輸出端口 Q，預(yù)置使能信號輸入端口 SE無效時，在時鐘信號作用下，數(shù)據(jù)輸入端口 T的信號直接輸出到同相輸出端口 Q ;使能輸入端en無效情況下，同相輸出端口 Q恒定高電平輸出；每個可預(yù)置T觸發(fā)器的預(yù)置使能信號輸入端口 SE連接作為可預(yù)置減I計(jì)數(shù)器的預(yù)置使能信號輸入端LDE，時鐘輸入端口 CLK連接作為可預(yù)置減I計(jì)數(shù)器的時鐘輸入端，使能輸入端en連接作為可預(yù)置減I計(jì)數(shù)器的使能輸入端EN，預(yù)置數(shù)輸入端口 SD按照順序分別接寄存器輸出的相應(yīng)位，第η級可預(yù)置T觸發(fā)器的預(yù)置數(shù)輸入端口 SD接寄存器輸出的第η位，第η級可預(yù)置T觸發(fā)器的同相輸出端口 Q作為可預(yù)置減I計(jì)數(shù)器輸出的第η位，并與或非門NOR的輸入端第η位連接，I ^η^Ν；第一級可預(yù)置T觸發(fā)器的數(shù)據(jù)輸入端口 T接高電平，反相輸出端口 QN與第二級可預(yù)置T觸發(fā)器的數(shù)據(jù)輸入端口 T以及各級與門的一個輸入端口連接；第二級可預(yù)置T觸發(fā)器的反相輸出端口 QN與各級與門的另一個輸入端口連接； 如N彡4，則第m (3彡m彡N-I)級可預(yù)置T觸發(fā)器的數(shù)據(jù)輸入端口 T與第k(k=m-2)級與門的輸出端口連接,反相輸出端口 QN與第j (j=k-l)級至第M級的與門的又一個輸入端口連接；所有中間級的可預(yù)置T觸發(fā)器的反相輸出端口 QN分別與各級與門各輸入端口連接；最末級可預(yù)置T觸發(fā)器的反相輸出端口 QN懸空。本實(shí)用新型提供的吞吐脈沖式分頻器電路，雙模前置預(yù)分頻器在可編程計(jì)數(shù)器P的前S個周期為除(N+1)分頻，后(P-S)個周期為除N分頻，這樣得到的分頻比為SX (N+1) +(P-S) XN=PN+S。在可編程計(jì)數(shù)器P的前S個周期內(nèi)，S計(jì)數(shù)器和雙模分頻器的工作狀態(tài)與在傳統(tǒng)的吞吐脈沖式分頻器電路中的工作狀態(tài)一樣；在可編程計(jì)數(shù)器P的后(P-S)個周期內(nèi)，雙模前置預(yù)分頻器的第二 D觸發(fā)器和吞吐脈沖計(jì)數(shù)器S中的所有T觸發(fā)器都處于斷電狀態(tài)，在保持相同分頻功能的前提下使電路的功耗大大降低。理論和測試結(jié)果都表明，本實(shí)用新型的吞吐脈沖式分頻器電路能夠有效降低功耗，功耗降低36%以上。

圖I是本實(shí)用新型結(jié)構(gòu)示意圖；圖2為圖I中雙模前置預(yù)分頻器的結(jié)構(gòu)示意圖；圖3為圖2中第一 D觸發(fā)器的結(jié)構(gòu)示意圖；圖4為圖2中第二 D觸發(fā)器的結(jié)構(gòu)示意圖；圖5為圖I中吞吐脈沖計(jì)數(shù)器的結(jié)構(gòu)示意圖；圖6為圖5中可預(yù)置減I計(jì)數(shù)器的結(jié)構(gòu)示意圖。
具體實(shí)施方式
如圖I所示，一種低功耗吞吐脈沖式分頻器電路包括雙模前置預(yù)分頻器F、可編程計(jì)數(shù)器P和吞吐脈沖計(jì)數(shù)器S。雙模前置預(yù)分頻器F的時鐘輸入端CKf接外部輸入時鐘信號Fin，模式控制信號輸入端MCf與吞吐脈沖計(jì)數(shù)器S的模式控制信號輸出端MCs連接，分頻輸出端Foutf與吞吐脈沖計(jì)數(shù)器S的時鐘輸入端CKs和可編程計(jì)數(shù)器P的時鐘輸入端CKp連接，可編程計(jì)數(shù)器P的分頻輸出端Foutp作為整個分頻器電路的分頻輸出端Fout，并與吞吐脈沖計(jì)數(shù)器S的重置端reset,和可編程計(jì)數(shù)器P的重置端resetp連接。[0025]如圖2所示，雙模前置預(yù)分頻器F為除2/3雙模分頻器，包括兩個D觸發(fā)器、一個二輸入或門0R、一個二輸入與門AND。二輸入或門OR的輸出端與第一 D觸發(fā)器Dl的數(shù)據(jù)輸 入端D連接，二輸入或門OR的一個輸入端和二輸入與門AND的一個輸入端與第一 D觸發(fā)器Dl的反相端出端QB連接，二輸入與門AND的另一個輸入端與第二 D觸發(fā)器D2的使能輸入端en連接作為模式控制信號輸入端MCf, 二輸入與門AND的輸出端與第二 D觸發(fā)器D2的數(shù)據(jù)輸入端D連接，二輸入或門OR的另一個輸入端與第二 D觸發(fā)器D2的同相輸出端Q連接，第一 D觸發(fā)器Dl的同相輸出端Q作為分頻輸出端Foutf,第一 D觸發(fā)器Dl的時鐘輸入端CLK和第二 D觸發(fā)器D2的時鐘輸入端CLK連接作為雙模前置預(yù)分頻器F的時鐘輸入端CKf ；當(dāng)MCf= “ I”時，雙模前置預(yù)分頻器F為除3分頻，當(dāng)MCf= “O”時，雙模前置預(yù)分頻器F為除2分頻；除2分頻狀態(tài)時，觸發(fā)器D2關(guān)斷，功耗為零。如圖3所示，第一 D觸發(fā)器Dl包括六個NMOS管和五個PMOS管，第一 NMOS管MNl的柵極和第一 PMOS管MPl的柵極連接作為第一 D觸發(fā)器Dl的數(shù)據(jù)輸入端D，第五PMOS管MP5的漏極和第六NMOS管MN6的漏極連接作為第一 D觸發(fā)器Dl的同相輸出端Q ;第二 PMOS管MP2的源極與第一 PMOS管MPl的漏極連接，第一 NMOS管MNl的漏極和第二 PMOS管MP2的漏極與第三NMOS管MN3的柵極連接；第二 NMOS管MN2的漏極與第三NMOS管MN3的源極連接，第三NMOS管MN3的漏極、第三PMOS管MP3的漏極、第四NMOS管MN4的柵極與第四PMOS管MP4的柵極連接；第四NMOS管MN4的漏極與第五NMOS管MN5的源極連接，第五NMOS管MN5的漏極、第四PMOS管MP4的漏極、第六NMOS管MN6的柵極與第五PMOS管MP5的柵極連接，作為第一 D觸發(fā)器Dl的反相輸出端QB ;第二 PMOS管MP2的柵極、第二 NMOS管麗2的柵極、第三PMOS管MP3的柵極、第五NMOS管麗5的柵極連接作為第一 D觸發(fā)器Dl時鐘輸入端CLK ;第一 NMOS管MNl的源極、第二 NMOS管MN2的源極、第四NMOS管MN4的源極、第六NMOS管MN6的源極接地；第一 PMOS管MPl的源極、第三PMOS管MP3的源極、第四PMOS管MP4的源極、第五PMOS管MP5的源極接電源VDD。第一觸發(fā)器Dl在時鐘高電平時對輸入信號D米樣,在時鐘低電平時對米樣信號保持并同相輸出到Q端，反相輸出到QB端。如圖4所示，第二 D觸發(fā)器D2包括七個NMOS管和六個PMOS管，第七NMOS管MN7的柵極和第六PMOS管MP6的柵極連接作為第二 D觸發(fā)器D2的數(shù)據(jù)輸入端D，第i^一 PMOS管MPlI的漏極和第十二 NMOS管麗12的漏極連接作為第二 D觸發(fā)器D2的同相輸出端Q ;第七PMOS管MP7的源極與第六PMOS管MP6的漏極連接，第七NMOS管MN7的漏極和第七PMOS管MP7的漏極與第九NMOS管MN9的柵極連接；第八NMOS管MN8的漏極與第九NMOS管MN9的源極連接，第九NMOS管MN9的漏極、第八PMOS管MP8的漏極、第十NMOS管MNlO的柵極與第九PMOS管MP9的柵極連接；第十NMOS管MNlO的漏極與第i^一 NMOS管MNll的源極連接，第i^一 NMOS管MNll的漏極、第九PMOS管MP9的漏極、第十PMOS管MPlO的漏極、第十二 NMOS管麗12的柵極與第i^一 PMOS管MPll的柵極連接，作為第二 D觸發(fā)器D2的反相輸出端QB ;第七PMOS管MP7的柵極、第八NMOS管MN8的柵極、第八PMOS管MP8的柵極、第i^一 NMOS管麗11的柵極連接作為第二 D觸發(fā)器D2時鐘輸入端CLK ;第十PMOS管MPlO的柵極和第十三NMOS管麗13的柵極連接作為使能輸入端en ;第八NMOS管MN8的源極和第十NMOS管MNlO的源極與第十三NMOS管MN13的漏極連接，第七NMOS管MN7的源極、第十三NMOS管MN13的源極、第十二 NMOS管MN12的源極接地；第六PMOS管MP6的源極、第八PMOS管MP8的源極、第九PMOS管MP9的源極、第十PMOS管MPlO的源極、第i^一 PMOS管MPll的源極接電源VDD。第二觸發(fā)器D2在MC為高電平時，麗13導(dǎo)通，MPlO截止，在時鐘高電平時對輸入信號D米樣,在時鐘低電平時對米樣信號保持并同相輸出到Q端,反相輸出到QB端；在MC為低電平時，麗13截止，MPlO導(dǎo)通，反相輸出QB端輸出高電平，同相輸出Q端輸出低電平。如圖5所示，吞吐脈沖計(jì)數(shù)器S包括可預(yù)置減I計(jì)數(shù)器DC、或非門N0R、寄存器Reg和標(biāo)準(zhǔn)D觸發(fā)器D3 ;可預(yù)置減I計(jì)數(shù)器DC的時鐘輸入端為吞吐脈沖計(jì)數(shù)器S的時鐘輸入端CKs，標(biāo)準(zhǔn)D觸發(fā)器D3的輸出端為吞吐脈沖計(jì)數(shù)器S的模式控制信號輸出端MCS，并與可預(yù)置減I計(jì)數(shù)器DC的使能輸入端EN連接，可預(yù)置減I計(jì)數(shù)器DC的預(yù)置使能信號輸入端LDE與標(biāo)準(zhǔn)D觸發(fā)器D3的預(yù)置端SET連接作為吞吐脈沖計(jì)數(shù)器S的重置端reset,，寄存器Reg的輸入端接外部分頻置數(shù)信號；或非門NOR的輸出端與標(biāo)準(zhǔn)D觸發(fā)器D3的時鐘輸入端連接。 如圖6所示，可預(yù)置減I計(jì)數(shù)器包括五級可預(yù)置T觸發(fā)器T-I 5和三級與門AND-I 3?？深A(yù)置T觸發(fā)器T-I 5包括數(shù)據(jù)輸入端口 T、時鐘輸入端口 CLK、預(yù)置使能信號輸入端口 SE、預(yù)置數(shù)輸入端口 SD、使能輸入端en、同相輸出端口 Q、反相輸出端口 QN ;使能輸入端en有效情況下，預(yù)置使能信號輸入端口 SE有效時，在時鐘信號作用下，預(yù)置數(shù)輸入端口 SD的信號直接輸出到同相輸出端口 Q，預(yù)置使能信號輸入端口 SE無效時，在時鐘信號作用下，數(shù)據(jù)輸入端口 T的信號直接輸出到同相輸出端口 Q;使能輸入端en無效情況下，同相輸出端口 Q恒定高電平輸出；五級的可預(yù)置T觸發(fā)器T-I 5的預(yù)置使能信號輸入端口 SE連接作為可預(yù)置減I計(jì)數(shù)器的預(yù)置使能信號輸入端LDE、時鐘輸入端口 CLK連接作為可預(yù)置減I計(jì)數(shù)器的時鐘輸入端，使能輸入端en連接作為可預(yù)置減I計(jì)數(shù)器的使能輸入端EN。第一級可預(yù)置T觸發(fā)器T-I的數(shù)據(jù)輸入端口 T接高電平“1”，反相輸出端口 QN與第二級可預(yù)置T觸發(fā)器T-2的數(shù)據(jù)輸入端口 T以及與門AND-I 3的第一輸入端口連接，預(yù)置數(shù)輸入端口 SD[I]接寄存器Reg輸出的第一位，同相輸出端口 Q作為可預(yù)置減I計(jì)數(shù)器2輸出的第一位Q[l]；第二級可預(yù)置T觸發(fā)器T-2的數(shù)據(jù)輸入端口 T接第一級可預(yù)置T觸發(fā)器T-I的反相輸出端QN，反相輸出端口 QN連接與門AND-I 3的第二輸入端口，預(yù)置數(shù)輸入端口 SD [2]接寄存器Reg輸出的第二位，同相輸出端口 Q作為可預(yù)置減I計(jì)數(shù)器2輸出的第二位Q[2]；第三級可預(yù)置T觸發(fā)器T-3的數(shù)據(jù)輸入端口 T接第一級與門AND-I的輸出端，反相輸出端口 QN連接與門AND-2 3的第三輸入端口，預(yù)置數(shù)輸入端口 SD [3]接寄存器Reg輸出的第三位，同相輸出端口 Q作為可預(yù)置減I計(jì)數(shù)器2輸出的第三位Q[3]；第四級可預(yù)置T觸發(fā)器T-4的數(shù)據(jù)輸入端口 T接第二級與門AND-2的輸出端，反相輸出端口 QN連接與門AND-3第四輸入端口，預(yù)置數(shù)輸入端口 SD [4]接寄存器Reg輸出的第四位，同相輸出端口 Q作為可預(yù)置減I計(jì)數(shù)器2輸出的第四位Q[4]；第五級可預(yù)置T觸發(fā)器T-5的數(shù)據(jù)輸入端口 T接第三級與門AND-3的輸出端，預(yù)置數(shù)輸入端口 SD[5]接寄存器Reg輸出的第五位，同相輸出端口 Q作為可預(yù)置減I計(jì)數(shù)器2輸出的第五位Q[5],反相輸出端口 QN懸空。[0040]計(jì)數(shù)值由外界提供并保存在寄存器Reg中，可預(yù)置減I計(jì)數(shù)器DC在時鐘信號CKs作用下，從S[n]開始減I計(jì)數(shù)；當(dāng)計(jì)數(shù)輸出為零時，η位或非門產(chǎn)生由“O”到“I”的跳變，形成上升的時鐘沿；標(biāo)準(zhǔn)D觸發(fā)器D3在上升時鐘沿的作用下，MCs由“I”變?yōu)椤癘”并保持；此時S計(jì)數(shù)器計(jì)數(shù)完畢，模式控制輸出信號MCs為低電平，可預(yù)置減I計(jì)數(shù)器DC在時能信號的作用下關(guān)斷以節(jié)省功耗。當(dāng)resets信號有效時，可預(yù)置減I計(jì)數(shù)器DC的輸出預(yù)置為S [n], MCs預(yù)置為“1”，新的計(jì)數(shù)周期開始。對整個低功耗吞吐脈沖式分頻器，當(dāng)resets信號有效時，可預(yù)置減I計(jì)數(shù)器DC的輸出預(yù)置為S[n]，MCs預(yù)置為“1”，計(jì)數(shù)周期開 始；雙模前置預(yù)分頻器分頻比為3，分頻輸出信號作為吞吐脈沖計(jì)數(shù)器S和可編程計(jì)數(shù)器P的計(jì)數(shù)時鐘，吐脈沖計(jì)數(shù)器S和可編程計(jì)數(shù)器P在時鐘作用下作減I計(jì)數(shù)；當(dāng)吞吐脈沖計(jì)數(shù)器S計(jì)數(shù)完成以后，輸出模式控制信號MCs變?yōu)?，此時雙模前置預(yù)分頻器分頻比變?yōu)?，同時雙模前置預(yù)分頻器中的D2觸發(fā)器和吞吐脈沖計(jì)數(shù)器S中的T觸發(fā)器關(guān)斷以節(jié)省功耗；當(dāng)P計(jì)數(shù)器計(jì)數(shù)完以后，resets信號有效，MCs預(yù)置為“1”，可預(yù)置減I計(jì)數(shù)器DC喚醒并且輸出預(yù)置為S[n]，新的計(jì)數(shù)周期開始。
權(quán)利要求1.低功耗吞吐脈沖式分頻器電路，包括雙模前置預(yù)分頻器(F)、可編程計(jì)數(shù)器(P)和吞吐脈沖計(jì)數(shù)器(S);雙模前置預(yù)分頻器(F)的時鐘輸入端(CKf)接外部輸入時鐘信號(Fin)，模式控制信號輸入端(MCf)與吞吐脈沖計(jì)數(shù)器(S)的模式控制信號輸出端(MCs)連接，分頻輸出端(Foutf)與吞吐脈沖計(jì)數(shù)器⑶的時鐘輸入端(CKs)和可編程計(jì)數(shù)器⑵的時鐘輸入端(CKp)連接，可編程計(jì)數(shù)器⑵的分頻輸出端(Foutp)作為整個分頻器電路的分頻輸出端(Fout)，并與吞吐脈沖計(jì)數(shù)器(S)的重置端(reset,)和可編程計(jì)數(shù)器(P)的重置端(resetp)連接； 所述的雙模前置預(yù)分頻器(F)包括兩個D觸發(fā)器、一個二輸入或門(OR)、一個二輸入與門(AND) ;二輸入或門(OR)的輸出端與第一 D觸發(fā)器(Dl)的數(shù)據(jù)輸入端(D)連接，二輸入或門(OR)的一個輸入端和二輸入與門(AND)的一個輸入端與第一 D觸發(fā)器(Dl)的反相端出端(QB)連接，二輸入與門(AND)的另一個輸入端與第二 D觸發(fā)器(D2)的使能輸入端(en)連接作為模式控制信號輸入端(MCf), 二輸入與門(AND)的輸出端與第二 D觸發(fā)器(D2)的數(shù)據(jù)輸入端(D)連接，二輸入或門(OR)的另一個輸入端與第二 D觸發(fā)器(D2)的同相輸出端(Q)連接，第一 D觸發(fā)器(Dl)的同相輸出端(Q)作為分頻輸出端(Foutf),第一 D觸發(fā)器(Dl)的時鐘輸入端(CLK)和第二 D觸發(fā)器(D2)的時鐘輸入端(CLK)連接作為雙模前置預(yù)分頻器(F)的時鐘輸入端(CKf)； 所述的第一 D觸發(fā)器(Dl)包括六個NMOS管和五個PMOS管；第一 NMOS管(MNl)的柵極和第一 PMOS管(MPl)的柵極連接作為第一 D觸發(fā)器(Dl)的數(shù)據(jù)輸入端(D)，第五PMOS管(MP5)的漏極和第六NMOS管(MN6)的漏極連接作為第一 D觸發(fā)器(Dl)的同相輸出端(Q)；第二 PMOS管(MP2)的源極與第一 PMOS管(MPl)的漏極連接，第一 NMOS管(MNl)的漏極和第二 PMOS管(MP2)的漏極與第三NMOS管(MN3)的柵極連接；第二 NMOS管(MN2)的漏極與第三NMOS管(MN3)的源極連接，第三NMOS管(MN3)的漏極、第三PMOS管(MP3)的漏極、第四NMOS管(MN4)的柵極與第四PMOS管(MP4)的柵極連接；第四NMOS管(MN4)的漏極與第五NMOS管(MN5)的源極連接，第五NMOS管(MN5)的漏極、第四PMOS管(MP4)的漏極、第六NMOS管(MN6)的柵極與第五PMOS管(MP5)的柵極連接，作為第一 D觸發(fā)器(Dl)的反相輸出端(QB);第二 PMOS管(MP2)的柵極、第二 NMOS管(MN2)的柵極、第三PMOS管(MP3)的柵極、第五NMOS管(MN5)的柵極連接作為第一 D觸發(fā)器(Dl)時鐘輸入端(CLK);第一 NMOS管(MNl)的源極、第二 NMOS管(MN2)的源極、第四NMOS管(MN4)的源極、第六NMOS管(MN6)的源極接地；第一 PMOS管(MPl)的源極、第三PMOS管(MP3)的源極、第四PMOS管(MP4)的源極、第五PMOS管(MP5)的源極接電源(VDD)； 所述的第二 D觸發(fā)器(D2)包括七個NMOS管和六個PMOS管；第七NMOS管(MN7)的柵極和第六PMOS管(MP6)的柵極連接作為第二 D觸發(fā)器(D2)的數(shù)據(jù)輸入端(D)，第i^一 PMOS管(MPll)的漏極和第十二 NMOS管(MN12)的漏極連接作為第二 D觸發(fā)器(D2)的同相輸出端(Q);第七PMOS管(MP7)的源極與第六PMOS管(MP6)的漏極連接，第七NMOS管(MN7)的漏極和第七PMOS管(MP7)的漏極與第九NMOS管(MN9)的柵極連接；第八NMOS管(MN8)的漏極與第九NMOS管(MN9)的源極連接，第九NMOS管(MN9)的漏極、第八PMOS管(MP8)的漏極、第十NMOS管(MNlO)的柵極與第九PMOS管(MP9)的柵極連接；第十NMOS管(MNlO)的漏極與第i^一 NMOS管(MNll)的源極連接，第i^一 NMOS管(MNll)的漏極、第九PMOS管(MP9)的漏極、第十PMOS管(MPlO)的漏極、第十二 NMOS管(MN12)的柵極與第i^一 PMOS管(MPll)的柵極連接，作為第二 D觸發(fā)器(D2)的反相輸出端(QB);第七PMOS管(MP7)的柵極、第八NMOS管(MN8)的柵極、第八PMOS管(MP8)的柵極、第i^一 NMOS管(MNll)的柵極連接作為第二 D觸發(fā)器(D2)時鐘輸入端(CLK);第十PMOS管(MPlO)的柵極和第十三NMOS管(MN13)的柵極連接作為使能輸入端(en);第八NMOS管(MN8)的源極和第十NMOS管(MNlO)的源極與第十三NMOS管(MN13)的漏極連接，第七NMOS管(MN7)的源極、第十三NMOS管(MN13)的源極、第十二 NMOS管(MN12)的源極接地；第六PMOS管(MP6)的源極、第八PMOS管(MP8)的源極、第九PMOS管(MP9)的源極、第十PMOS管(MPlO)的源極、第i^一PMOS管(MPll)的源極接電源(VDD)； 所述的吞吐脈沖計(jì)數(shù)器(S)包括可預(yù)置減I計(jì)數(shù)器(DC)、或非門(N0R)、寄存器(Reg)和標(biāo)準(zhǔn)D觸發(fā)器(D3);可預(yù)置減I計(jì)數(shù)器(DC)的時鐘輸入端為吞吐脈沖計(jì)數(shù)器(S)的時鐘輸入端(CKs)，標(biāo)準(zhǔn)D觸發(fā)器(D3)的輸出端為吞吐脈沖計(jì)數(shù)器⑶的模式控制信號輸出端(MCs)，并與可預(yù)置減I計(jì)數(shù)器(DC)的使能輸入端(EN)連接，可預(yù)置減I計(jì)數(shù)器(DC)的預(yù) 置使能信號輸入端(LDE)與標(biāo)準(zhǔn)D觸發(fā)器(D3)的預(yù)置端(SET)連接作為吞吐脈沖計(jì)數(shù)器(S)的重置端(reset,)，寄存器(Reg)的輸入端接外部分頻置數(shù)信號；或非門(NOR)的輸出端與標(biāo)準(zhǔn)D觸發(fā)器(D3)的時鐘輸入端連接； 所述的可預(yù)置減I計(jì)數(shù)器包括N級可預(yù)置T觸發(fā)器和M級與門，N彡3，M=N-2 ；所述的可預(yù)置T觸發(fā)器包括數(shù)據(jù)輸入端口(T)、時鐘輸入端口(CLK)、預(yù)置使能信號輸入端口(SE)、預(yù)置數(shù)輸入端口(SD)、使能輸入端(en)、同相輸出端口(Q)、反相輸出端口(QN);使能輸入端(en)有效情況下，預(yù)置使能信號輸入端口(SE)有效時，在時鐘信號作用下，預(yù)置數(shù)輸入端口(SD)的信號直接輸出到同相輸出端口(Q)，預(yù)置使能信號輸入端口(SE)無效時，在時鐘信號作用下，數(shù)據(jù)輸入端口(T)的信號直接輸出到同相輸出端口(Q)；使能輸入端(en)無效情況下，同相輸出端口(Q)恒定高電平輸出； 每個可預(yù)置T觸發(fā)器的預(yù)置使能信號輸入端口(SE)連接作為可預(yù)置減I計(jì)數(shù)器的預(yù)置使能信號輸入端(LDE)，時鐘輸入端口(CLK)連接作為可預(yù)置減I計(jì)數(shù)器的時鐘輸入端，使能輸入端(en)連接作為可預(yù)置減I計(jì)數(shù)器的使能輸入端(EN)，預(yù)置數(shù)輸入端口(SD)按照順序分別接寄存器輸出的相應(yīng)位，第η級可預(yù)置T觸發(fā)器的預(yù)置數(shù)輸入端口(SD)接寄存器輸出的第η位，第η級可預(yù)置T觸發(fā)器的同相輸出端口(Q)作為可預(yù)置減I計(jì)數(shù)器輸出的第η位，并與或非門(NOR)的輸入端第η位連接，I ^η^Ν； 第一級可預(yù)置T觸發(fā)器的數(shù)據(jù)輸入端口(T)接高電平，反相輸出端口(QN)與第二級可預(yù)置T觸發(fā)器的數(shù)據(jù)輸入端口(T)以及各級與門的一個輸入端口連接； 第二級可預(yù)置T觸發(fā)器的反相輸出端口(QN)與各級與門的另一個輸入端口連接； 如N彡4，則第m級可預(yù)置T觸發(fā)器的數(shù)據(jù)輸入端口(T)與第k級與門的輸出端口連接，反相輸出端口(QN)與第j級至第M級的與門的又一個輸入端口連接，3彡m彡N-l，k=m-2，j=k-l ； 所有中間級的可預(yù)置T觸發(fā)器的反相輸出端口(QN)分別與各級與門各輸入端口連接；最末級可預(yù)置T觸發(fā)器的反相輸出端口(QN)懸空。
專利摘要本實(shí)用新型涉及一種低功耗吞吐脈沖式分頻器電路。本實(shí)用新型包括雙模前置預(yù)分頻器、可編程計(jì)數(shù)器和吞吐脈沖計(jì)數(shù)器；雙模前置預(yù)分頻器的時鐘輸入端接外部輸入時鐘信號，模式控制信號輸入端與吞吐脈沖計(jì)數(shù)器的模式控制信號輸出端連接，分頻輸出端與吞吐脈沖計(jì)數(shù)器的時鐘輸入端和可編程計(jì)數(shù)器的時鐘輸入端連接，可編程計(jì)數(shù)器的分頻輸出端作為整個分頻器電路的分頻輸出端，并與吞吐脈沖計(jì)數(shù)器的重置端s和可編程計(jì)數(shù)器的重置端連接。雙模前置預(yù)分頻器中的一個D觸發(fā)器和吞吐脈沖計(jì)數(shù)器中的T觸發(fā)器受模式控制信號控制，可以關(guān)斷。本實(shí)用新型的吞吐脈沖式分頻器電路可以有效降低功耗。
文檔編號H03K21/00GK202524375SQ201220125558
公開日2012年11月7日 申請日期2012年3月29日 優(yōu)先權(quán)日2012年3月29日
發(fā)明者孫玲玲, 高海軍 申請人:杭州電子科技大學(xué)