專利名稱：一種提高jtag接口抗干擾能力的電路裝置的制作方法
技術(shù)領(lǐng)域：
本實(shí)用新型涉及可編程器件技術(shù)領(lǐng)域，特別是涉及一種用于提高JTAG接口抗干擾能力的電路裝置。
背景技術(shù)：
JTAG(Joint Test Action Group,聯(lián)合測試行動小組)是一種國際標(biāo)準(zhǔn)測試協(xié)議，主要用于芯片內(nèi)部測試和程序下載、仿真、調(diào)試，現(xiàn)在幾乎所有的微控制器(MCU)、數(shù)字信號處理器(DSP)等可編程器件都支持JTAG接口。標(biāo)準(zhǔn)的JTAG接口是4線TMS、TCK、TDI、TD0,分別為模式選擇、時(shí)鐘、數(shù)據(jù)輸入和數(shù)據(jù)輸出。在使用可編程器件的過程中，設(shè)計(jì)人員將要實(shí)現(xiàn)的功能轉(zhuǎn)化為編程語言、原理圖 等行式，通過編譯軟件的解釋，將編譯后的程序通過JTAG接口下載到可編程器件里，還可以利用可編程器件的在線修改能力，隨時(shí)修改設(shè)計(jì)而不必改動硬件電路，可以大大縮短設(shè)計(jì)時(shí)間，提高工作效率。然而，JTAG接口雖然給調(diào)試帶來方便，但也使得系統(tǒng)的穩(wěn)定性降低，因?yàn)殡娐钒迳闲枰獮镴TAG接口弓丨出信號線設(shè)置接插件，有時(shí)為了方便，還需將這種信號線引至設(shè)備外殼，如此一來，這些懸空的信號線將會產(chǎn)生“天線”效應(yīng)，成為系統(tǒng)穩(wěn)定性的潛在隱患，一旦有強(qiáng)電、大電流等強(qiáng)干擾侵入，輕者引起系統(tǒng)亂動作，重者將會導(dǎo)致系統(tǒng)死機(jī)、死鎖等“可控硅效應(yīng)”。因此，在電路板布局時(shí)要求JTAG引出信號線盡量短，在產(chǎn)品定型后，不設(shè)置JTAG接口或者將輸入相關(guān)信號接地處理。然而，為了維護(hù)、產(chǎn)品升級方便，多數(shù)情況下，JTAG接口均被保留。如何在兼顧方便性的前提下又保證系統(tǒng)的穩(wěn)定性是目前存在的一個(gè)問題。

實(shí)用新型內(nèi)容本實(shí)用新型很好地解決了目前存在的這種矛盾，提供了一種電路裝置，能夠兼顧方便性和穩(wěn)定性，有效提高JTAG接口的抗干擾能力，增強(qiáng)系統(tǒng)的可靠性，該裝置實(shí)現(xiàn)簡單、成本較低。實(shí)現(xiàn)本實(shí)用新型目的的技術(shù)方案如下—種提高JTAG接口抗干擾能力的電路裝置，該電路裝置包括繼電器KAl、按鈕SB1、限流電阻R1、三極管Q1、跳線JP1。其特征在于可編程邏輯器件的4條JTAG信號線分別與繼電器KAl的4個(gè)公共觸點(diǎn)相連，然后，繼電器KAl的4個(gè)常開觸點(diǎn)接入JTAG對外接口，同時(shí)，繼電器KAl對應(yīng)于TMS、TCK、TDI的3條信號線所屬的常閉觸點(diǎn)接地，另外，繼電器KAl的線圈正極接電源(VCC)，負(fù)極受三極管Ql和跳線JPl控制。按鈕SBl作為可編程邏輯器件某個(gè)端口的輸入開關(guān)，控制該端口的輸入電平。三極管Ql的導(dǎo)通情況(導(dǎo)通或截止)受可編程邏輯器件另一個(gè)端口的輸出狀態(tài)控制，而其導(dǎo)通的同時(shí)將繼電器KAl的線圈負(fù)極和地短接。跳線JPl也可以決定繼電器KAl的線圈負(fù)極是否接地。所述的繼電器KAl具有四副常開常閉觸點(diǎn)，凡是在此基礎(chǔ)上的延伸和變換都應(yīng)視為本專利的保護(hù)范圍。[0009]所述的跳線JPl為具有短接功能的跳線帽，凡是在此基礎(chǔ)上的延伸和變換都應(yīng)視為本專利的保護(hù)范圍。本實(shí)用新型具有以下有益成果通過控制繼電器觸點(diǎn)的通斷來實(shí)現(xiàn)對JTAG信號的流向控制，在滿足編程調(diào)試的方便性的同時(shí)，有效增強(qiáng)了 JTAG接口的抗干擾能力。該電路實(shí)現(xiàn)簡單，使用靈活，成本低。
圖為本實(shí)用新型的電路結(jié)構(gòu)原理圖。
具體實(shí)施方式
以下結(jié)合附圖對本實(shí)用新型作進(jìn)一步說明。如圖所示，本實(shí)用新型所設(shè)計(jì)的電路裝置包括繼電器KA1、按鈕SB1、限流電阻R1、三極管Q1、跳線JP1?？删幊踢壿嬈骷?條JTAG信號線分別與繼電器KAl的4個(gè)公共觸點(diǎn)(9、10、11、12)相連，然后，繼電器KAl的4個(gè)常開觸點(diǎn)(5、6、7、8)接入JTAG對外接口，同時(shí)，繼電器KAl的其中3個(gè)常閉觸點(diǎn)(1、2、3)接地，另外，繼電器KAl的線圈正極Al接電源(VCC)，負(fù)極A2受三極管Ql和跳線JPl控制。按鈕SBl可以安裝在設(shè)備外殼，作為可編程邏輯器件端口 Pl. 0的輸入開關(guān)，控制該P(yáng)1.0的輸入電平。三極管Ql的導(dǎo)通情況(導(dǎo)通或截止)受可編程邏輯器件端口 Pl. I的輸出狀態(tài)控制，而Ql導(dǎo)通的同時(shí)將繼電器KAl的線圈負(fù)極A2和地短接。跳線JPl也可以將繼電器KAl的線圈負(fù)極A2和地短接。當(dāng)首次對系統(tǒng)通電實(shí)驗(yàn)時(shí)，由于可編程器件內(nèi)部一般沒有運(yùn)行程序，端口 Pl. I的輸出狀態(tài)一般是低電平(默認(rèn)值)，三極管Ql不導(dǎo)通，假設(shè)跳線JPl也是斷開的，則此時(shí)繼電器KAl的線圈負(fù)極A2和地?cái)嚅_，線圈不得電，其常閉觸點(diǎn)閉合，常開觸點(diǎn)斷開，無法通過JTAG接口對可編程器件進(jìn)行編程調(diào)試，這時(shí)就可以借助于跳線JP1，將其接通，強(qiáng)制將繼電器KAl的線圈負(fù)極A2和地接通，線圈得電，其常閉觸點(diǎn)斷開，常開觸點(diǎn)閉合，實(shí)現(xiàn)對可編程器件的編程調(diào)試功能。當(dāng)程序設(shè)計(jì)完成，可以將跳線JPl保持?jǐn)嚅_狀態(tài)。在程序中加入對可編程器件Ul端口 Pl. 0的輸入狀態(tài)檢測功能，設(shè)定通過按鈕SBl的通斷來決定端口 Pl. I的輸出狀態(tài)，假設(shè)SBl接通，Pl. I輸出高電平，SBl斷開，Pl. I輸出為低電平。那么，當(dāng)需要對可編程器件Ul進(jìn)行編程調(diào)試時(shí)，只要按下按鈕SB1，可編程器件Ul控制端口 Pl. I輸出高電平，三極管Ql導(dǎo)通，將繼電器KAl的線圈負(fù)極A2和地接通，線圈得電，其常閉觸點(diǎn)斷開，常開觸點(diǎn)閉合，即可實(shí)現(xiàn)對可編程器件的編程調(diào)試功能。調(diào)試完畢后，撤銷按鈕SBl的接通操作，可編程器件Ul控制端口 Pl. I輸出低電平，三極管Ql截止，繼電器KAl的線圈負(fù)極A2和地?cái)嚅_，線圈不得電，其常閉觸點(diǎn)閉合，常開觸點(diǎn)斷開，此時(shí)常閉觸點(diǎn)(1、2、3)被強(qiáng)制接地，也就是說，JTAG的3條信號線(TMS、TCK、TDI)被進(jìn)行了接地處理，有效防止了外部干擾信號的侵入，提高了系統(tǒng)的抗干擾性。
權(quán)利要求1.一種提高JTAG接口抗干擾能力的電路裝置，該電路裝置包括繼電器KA1、按鈕SB1、限流電阻R1、三極管Q1、跳線JP1。其特征在于可編程邏輯器件的4條JTAG信號線分別與繼電器KAl的4個(gè)公共觸點(diǎn)相連，然后，繼電器KAl的4個(gè)常開觸點(diǎn)接入JTAG對外接口，同時(shí)，繼電器KAl對應(yīng)于TMS、TCK、TDI的3條信號線所屬的常閉觸點(diǎn)接地，另外，繼電器KAl的線圈正極接電源(VCC)，負(fù)極受三極管Ql和跳線JPl控制。按鈕SBl作為可編程邏輯器件某個(gè)端口的輸入開關(guān)，控制該端口的輸入電平。三極管Ql的導(dǎo)通情況(導(dǎo)通或截止)受可編程邏輯器件另一個(gè)端口的輸出狀態(tài)控制，而其導(dǎo)通的同時(shí)將繼電器KAl的線圈負(fù)極和地短接。跳線JPl也可以決定繼電器KAl的線圈負(fù)極是否接地。
2.根據(jù)權(quán)利要求I所述的用于提高JTAG接口抗干擾能力的電路裝置，其特征在于，所述的繼電器KAl具有四副常開常閉觸點(diǎn)。
專利摘要本實(shí)用新型涉及一種提高JTAG接口抗干擾能力的電路裝置，該裝置包括繼電器KA1、按鈕SB1、限流電阻R1、三極管Q1、跳線JP1。其特征在于可編程邏輯器件的4條JTAG信號線分別與KA1的4個(gè)公共觸點(diǎn)相連，然后，KA1的4個(gè)常開觸點(diǎn)接入JTAG對外接口，同時(shí)，KA1對應(yīng)于TMS、TCK、TDI的3條信號線所屬的常閉觸點(diǎn)接地，另外，KA1的線圈正極接電源(VCC)，負(fù)極受Q1和JP1控制。SB1作為可編程邏輯器件某端口的輸入開關(guān)，控制該端口的輸入電平。Q1的導(dǎo)通情況受可編程邏輯器件另一端口的輸出狀態(tài)控制，而其導(dǎo)通的同時(shí)將KA1的線圈負(fù)極和地短接。JP1也可決定KA1的線圈負(fù)極是否接地。
文檔編號H03K19/0175GK202513904SQ20122012391
公開日2012年10月31日 申請日期2012年3月29日 優(yōu)先權(quán)日2012年3月29日
發(fā)明者張燕麗 申請人:張燕麗