專利名稱：集成電路時(shí)序調(diào)試裝置及方法
技術(shù)領(lǐng)域：
本發(fā)明涉及分析及解決集成電路上的時(shí)序問(wèn)題，尤指可動(dòng)態(tài)地改變集成電路上核心時(shí)鐘脈沖信號(hào)的可控制數(shù)量時(shí)鐘脈沖周期的相位差(skew)的集成電路時(shí)序調(diào)試(debug)裝置及方法，以利于發(fā)現(xiàn)及分析數(shù)據(jù)保持(hold)/準(zhǔn)備(setup)時(shí)序的問(wèn)題。
背景技術(shù)：
集成電路設(shè)計(jì)者已使用模擬及/或測(cè)試，來(lái)辨識(shí)、隔離及分析芯片上的時(shí)序問(wèn)題，通常這些問(wèn)題在最好的情況下，只是使芯片不能以目標(biāo)時(shí)鐘脈沖速度來(lái)執(zhí)行，但最壞的情形則會(huì)導(dǎo)致芯片在大量制造之前，必須進(jìn)行設(shè)計(jì)上的修改。通常，會(huì)利用芯片上每個(gè)邏輯方塊內(nèi)的暫存器邏輯，將數(shù)據(jù)傳送到后續(xù)的邏輯階段，或從先前的邏輯階段接收數(shù)據(jù)。若一邏輯方塊所執(zhí)行的運(yùn)算具有相關(guān)的關(guān)鍵延遲路徑(critical delay path)，且其使得有效數(shù)據(jù)在一特定時(shí)鐘脈沖速度下，直到下一邏輯階段的時(shí)鐘脈沖邊緣產(chǎn)生后，才被送至用來(lái)閂鎖(latch)此數(shù)據(jù)的下一邏輯階段，則此時(shí)會(huì)發(fā)生準(zhǔn)備時(shí)間問(wèn)題。而若該邏輯方塊將有效數(shù)據(jù)送至下一邏輯方塊，但此數(shù)據(jù)在用來(lái)閂鎖此數(shù)據(jù)的下一邏輯方塊產(chǎn)生一時(shí)鐘脈沖邊緣前，就變成無(wú)效，則此時(shí)會(huì)發(fā)生保持時(shí)間問(wèn)題。在準(zhǔn)備時(shí)間問(wèn)題的情形，對(duì)有效數(shù)據(jù)的傳送而言，下個(gè)邏輯階段的閂鎖時(shí)鐘脈沖邊緣產(chǎn)生得太早。在保持時(shí)間問(wèn)題的情形，則是產(chǎn)生得太晚。
圖1A是一電路100的簡(jiǎn)化方塊圖，該電路100具有二個(gè)代表性的連續(xù)邏輯方塊101及103，可接收時(shí)鐘脈沖信號(hào)。第一邏輯方塊101(邏輯方塊1)接收第一時(shí)鐘脈沖信號(hào)ECLK1，并將數(shù)據(jù)信號(hào)DATA送到第二邏輯方塊103(邏輯方塊2)，其會(huì)接收第二時(shí)鐘脈沖信號(hào)ECLK2。圖1B對(duì)照顯示了電路100在同步化的時(shí)鐘脈沖與具相位差(skewd)的時(shí)鐘脈沖下工作的時(shí)序圖。該時(shí)序圖顯示了ECLK1、ECLK2及DATA信號(hào)相對(duì)于時(shí)間的波型(Trace)。特定時(shí)間點(diǎn)顯示于其中，依序?yàn)門1、T2、T3、T4及T5。
圖1B中，前二個(gè)波型顯示ECLK1及ECLK2時(shí)鐘脈沖信號(hào)為同步的情況，以解說(shuō)準(zhǔn)備時(shí)間問(wèn)題。例如，如圖所示，ECLK1及ECLK2信號(hào)具有同步邊緣，包括在時(shí)間T1，實(shí)質(zhì)上同時(shí)產(chǎn)生的下降沿，以及在時(shí)間T3，實(shí)質(zhì)上同時(shí)產(chǎn)生的上升沿。第三個(gè)波型則顯示來(lái)自于第一邏輯方塊101的DATA信號(hào)的相對(duì)時(shí)序，其中DATA信號(hào)在時(shí)間T4(其在時(shí)間T3后)，會(huì)切換而變?yōu)橛行АＭ綍r(shí)鐘脈沖的情況是用來(lái)說(shuō)明準(zhǔn)備時(shí)間的問(wèn)題，其中第一邏輯方塊101具有一關(guān)鍵延遲路徑，以至于直到時(shí)間T3的上升時(shí)鐘脈沖緣產(chǎn)生后，DATA信號(hào)在時(shí)間T4產(chǎn)生的有效數(shù)據(jù)才會(huì)被送到邏輯方塊103。由于邏輯方塊101中的工作延遲比一時(shí)鐘脈沖周期的時(shí)間還長(zhǎng)，所以ECLK2在時(shí)間T3產(chǎn)生上升沿時(shí)，無(wú)效數(shù)據(jù)即被送入邏輯方塊103。
圖1B中，第四及第五波型顯示ECLK2信號(hào)相對(duì)于ECLK1信號(hào)具有相位差的情況。特別是，第四波型中，ECLK1信號(hào)的變化情形與第一波型的ECLK1信號(hào)相似。第五波型顯示相對(duì)于ECLK1，具有相位差的ECLK2，其中ECLK2的下降沿產(chǎn)生于時(shí)間T1后的時(shí)間T2，而ECLK2的后續(xù)上升沿則產(chǎn)生于時(shí)間T4后的時(shí)間T5。具相位差的時(shí)鐘脈沖的情況是說(shuō)明由將ECLK2相對(duì)于ECLK1進(jìn)行延遲，可消除準(zhǔn)備時(shí)間問(wèn)題。特別是，ECLK2的上升沿會(huì)被延遲，直到DATA信號(hào)變成有效，因此可使來(lái)自于第一邏輯方塊101的數(shù)據(jù)有效地轉(zhuǎn)移到第二邏輯方塊103。
迄今，設(shè)計(jì)者已提出硬件接線(hardwired)邏輯，如熔線(fuse)及一次性可編程邏輯組件，可使送到連續(xù)邏輯方塊的時(shí)鐘脈沖具有相位差，以解決關(guān)鍵路徑及保持時(shí)間的問(wèn)題。這樣的解決方式所提供的時(shí)鐘脈沖相位差，在設(shè)定后即不能改變，除非修改芯片的設(shè)計(jì)。再者，參考前述的例子，一般本技術(shù)領(lǐng)域的普通技術(shù)人員即可了解到，只有在第二邏輯方塊103有可進(jìn)行延遲的余地時(shí)，才能延遲ECLK2。另一種解決方式為，將前一邏輯方塊(如邏輯方塊101)閂鎖送入數(shù)據(jù)所用的時(shí)鐘脈沖提前，以使其留有更多時(shí)間進(jìn)行工作。然而，這種解決方式并不總是可行，且可能導(dǎo)致新的不可預(yù)見(jiàn)的時(shí)序問(wèn)題。
若發(fā)生上述的準(zhǔn)備及保持問(wèn)題，但不是在每個(gè)時(shí)鐘脈沖周期發(fā)生，則辨識(shí)及隔離問(wèn)題區(qū)域的工作，可能會(huì)變得非常復(fù)雜。例如，現(xiàn)代的微處理器多為管線化系統(tǒng)的類型，其中此種問(wèn)題是與所執(zhí)行的指令流有關(guān)。不難想象，時(shí)序問(wèn)題可能要到微處理器開(kāi)始工作很久后的某個(gè)時(shí)鐘脈沖周期內(nèi)，才會(huì)發(fā)生。然而，這種單一的時(shí)序錯(cuò)誤卻可能導(dǎo)致微處理器無(wú)法工作。使所有的管線時(shí)鐘脈沖周期具有相位差，這種做法將不足以辨識(shí)及隔離不會(huì)在每個(gè)時(shí)鐘脈沖周期發(fā)生的時(shí)序問(wèn)題。事實(shí)上，使所有的管線時(shí)鐘脈沖周期具有相位差，可能會(huì)掩蓋掉周期性或一次性的準(zhǔn)備及保持時(shí)間問(wèn)題。
實(shí)際上，將一芯片設(shè)計(jì)做成產(chǎn)品之前，設(shè)計(jì)者會(huì)分析及仿真集成電路中的復(fù)雜邏輯路徑。但是本技術(shù)領(lǐng)域的普通技術(shù)人員都了解，時(shí)鐘脈沖相位差中的些微差異并無(wú)法足夠精確地進(jìn)行仿真，且產(chǎn)品工序的變化也無(wú)法精確地模型化。因此，所制造的集成電路經(jīng)常會(huì)出現(xiàn)一些不可預(yù)期的關(guān)鍵時(shí)序路徑，而迫使設(shè)計(jì)者需在出貨之前進(jìn)行處理。因此，在芯片已制成且時(shí)鐘脈沖相位差已確立之后，若在發(fā)生任何準(zhǔn)備時(shí)間問(wèn)題，只能由降低組件的時(shí)鐘脈沖速度來(lái)消除。更糟的是，此時(shí)若發(fā)生保持時(shí)間問(wèn)題，將使芯片完全無(wú)法工作。不論是哪一種情況，都需要在設(shè)計(jì)上做明顯的修改(通常包括改變屏蔽，電子光束分析等)，來(lái)修正這些類型的問(wèn)題。

發(fā)明內(nèi)容
本發(fā)明的集成電路(IC)時(shí)序調(diào)試裝置及方法能改變一主要時(shí)鐘脈沖信號(hào)中，任何選取邊緣的可控制數(shù)量的時(shí)鐘脈沖周期的相位差。這樣的裝置及方法能辨識(shí)、隔離及分析IC上的準(zhǔn)備及保持時(shí)序問(wèn)題，包括被隔離的問(wèn)題，或只在單一時(shí)鐘脈沖邊緣發(fā)生的問(wèn)題。一旦判斷出時(shí)序問(wèn)題，即可對(duì)IC進(jìn)行程序化以修正該時(shí)序問(wèn)題，使芯片能以目標(biāo)時(shí)鐘脈沖速度來(lái)工作。IC的程序化可采用任何所要的方式來(lái)實(shí)施，如由燒斷熔線，或?qū)⒖刹脸删幊讨蛔x存儲(chǔ)器(EPROM)程序化，或任何其它的程序化的方法，來(lái)調(diào)整一個(gè)或多個(gè)局部時(shí)鐘脈沖信號(hào)的相位差。
本發(fā)明的一實(shí)施例提供一種IC，其包括一可編程時(shí)鐘脈沖相位差邏輯、一外部接口及一測(cè)試邏輯?？删幊虝r(shí)鐘脈沖相位差邏輯是用以將一程序化相位差量施加到由一同步信號(hào)所選取的時(shí)鐘脈沖信號(hào)的邊緣。測(cè)試邏輯則用以使能該相位差量的程序化及該同步信號(hào)的控制。本發(fā)明已考慮到測(cè)試邏輯在工作上的許多變化例。在一實(shí)施例中，測(cè)試邏輯執(zhí)行一調(diào)試?yán)?debugroutine)，其用以將可編程時(shí)鐘脈沖相位差邏輯程序化，并控制該同步信號(hào)。在另一實(shí)施例中，測(cè)試邏輯是由該外部接口所耦接的外接芯片測(cè)試器，來(lái)存取可編程時(shí)鐘脈沖相位差邏輯，以程序化相位差及控制該同步信號(hào)。
此處可考慮IC在實(shí)現(xiàn)上的許多變化例。在一實(shí)施例中，IC更可包括用以將一主要時(shí)鐘脈沖信號(hào)與一反饋時(shí)鐘脈沖信號(hào)同步化的時(shí)鐘脈沖產(chǎn)生器、用以將具有相位差的主要時(shí)鐘脈沖信號(hào)副本分布于IC上的時(shí)鐘脈沖分布網(wǎng)絡(luò)，以及用以接收這些復(fù)制的具有相位差的時(shí)鐘脈沖信號(hào)并回送一核心時(shí)鐘脈沖信號(hào)的時(shí)鐘脈沖相位同步節(jié)點(diǎn)。在一實(shí)施例中，可編程時(shí)鐘脈沖相位差邏輯可包括第一可編程時(shí)鐘脈沖相位差邏輯方塊及第二可編程時(shí)鐘脈沖相位差邏輯方塊。第一可編程時(shí)鐘脈沖相位差邏輯方塊接收第一同步信號(hào)，并使該主要時(shí)鐘脈沖信號(hào)產(chǎn)生相位差，以提供一具有相位差的主要時(shí)鐘脈沖信號(hào)。第二可編程時(shí)鐘脈沖相位差邏輯方塊接收第二同步信號(hào)及該核心時(shí)鐘脈沖信號(hào)，并產(chǎn)生具有補(bǔ)償相位差的反饋時(shí)鐘脈沖信號(hào)。測(cè)試邏輯則提供對(duì)應(yīng)于該主要時(shí)鐘脈沖信號(hào)的第一同步信號(hào)，以及對(duì)應(yīng)于該核心時(shí)鐘脈沖信號(hào)的第二同步信號(hào)。
每個(gè)可編程時(shí)鐘脈沖相位差邏輯方塊可采用使時(shí)鐘脈沖信號(hào)產(chǎn)生相位差的任何適合方式來(lái)實(shí)施。在一實(shí)施例中，可編程時(shí)鐘脈沖相位差邏輯包括一可編程相位調(diào)整邏輯及一時(shí)鐘脈沖相位差緩沖器。相位調(diào)整邏輯接收一同步信號(hào)，并提供一組顯示程序化相位差量的延遲位。時(shí)鐘脈沖相位差緩沖器接收此組延遲位，并將一輸入時(shí)鐘脈沖信號(hào)延遲此組延遲位所決定的相位差量。相位調(diào)整邏輯包括一可編程存儲(chǔ)器，用以儲(chǔ)存該程序化相位差值。
可編程時(shí)鐘脈沖相位差邏輯方塊更可包括第一與第二時(shí)鐘脈沖相位差緩沖器及選擇邏輯。相位調(diào)整邏輯提供第一組延遲位至該第一緩沖器，并提供顯示一預(yù)設(shè)相位差值的第二組延遲位至該第二緩沖器。這些緩沖器分別提供第一具相位差時(shí)鐘脈沖信號(hào)及第二具相位差時(shí)鐘脈沖信號(hào)至選擇邏輯的輸入端，其中第二具相位差時(shí)鐘脈沖信號(hào)將該輸入時(shí)鐘脈沖信號(hào)延遲一預(yù)設(shè)相位差量。相位調(diào)整邏輯則提供由同步信號(hào)所控制的一選擇信號(hào)至選擇邏輯的選擇輸入端。在一實(shí)施例中，第一可編程時(shí)鐘脈沖相位差邏輯方塊的相位調(diào)整邏輯是以第一相位差值進(jìn)行程序化，第二可編程時(shí)鐘脈沖相位差邏輯方塊的相位調(diào)整邏輯則以第二相位差值進(jìn)行程序化。第二相位差值相對(duì)于預(yù)設(shè)相位差量，提供一個(gè)與第一相位差值大小相等且方向相反的相位差量。
本發(fā)明的一實(shí)施例提供一種調(diào)試系統(tǒng)，用以將IC的時(shí)鐘脈沖相位差改變一可控制數(shù)量的時(shí)鐘脈沖周期。該調(diào)試系統(tǒng)包括一整合于IC上的時(shí)鐘脈沖控制邏輯及一芯片測(cè)試器。時(shí)鐘脈沖控制邏輯包括一延遲方塊及一測(cè)試邏輯。該延遲方塊會(huì)延遲第一時(shí)鐘脈沖信號(hào)中選定數(shù)量的轉(zhuǎn)態(tài)(transition)，以產(chǎn)生第二時(shí)鐘脈沖信號(hào)，其中，第二時(shí)鐘脈沖信號(hào)中每個(gè)所選取的轉(zhuǎn)態(tài)是依據(jù)第一同步信號(hào)，而延遲一預(yù)設(shè)相位差量或一選取相位差量。測(cè)試邏輯能動(dòng)態(tài)地控制第一同步信號(hào)，且動(dòng)態(tài)地程序化該選取相位差量。芯片測(cè)試器則經(jīng)由一外部測(cè)試端口耦接至測(cè)試邏輯，以提供該選取相位差量，并控制第一同步信號(hào)。
該調(diào)試系統(tǒng)的時(shí)鐘脈沖控制邏輯更可包括用以將第一時(shí)鐘脈沖信號(hào)與一反饋時(shí)鐘脈沖信號(hào)同步化的時(shí)鐘脈沖產(chǎn)生器、依據(jù)第二時(shí)鐘脈沖信號(hào)分布一或多個(gè)第三時(shí)鐘脈沖信號(hào)的時(shí)鐘脈沖分布網(wǎng)絡(luò)、用以接收第三時(shí)鐘脈沖信號(hào)并回送一核心時(shí)鐘脈沖信號(hào)的時(shí)鐘脈沖相位同步節(jié)點(diǎn)，以及用以延遲對(duì)應(yīng)到第一時(shí)鐘脈沖信號(hào)的選取轉(zhuǎn)態(tài)的核心時(shí)鐘脈沖信號(hào)的轉(zhuǎn)態(tài)，以提供該反饋時(shí)鐘脈沖信號(hào)的補(bǔ)償延遲方塊。核心時(shí)鐘脈沖信號(hào)的每一選取轉(zhuǎn)態(tài)會(huì)依據(jù)第二同步信號(hào)，被延遲一預(yù)設(shè)相位差量或一補(bǔ)償相位差量。測(cè)試邏輯會(huì)提供對(duì)應(yīng)于第一時(shí)鐘脈沖信號(hào)的第一同步信號(hào)，以及對(duì)應(yīng)于核心時(shí)鐘脈沖信號(hào)的第二同步信號(hào)。在一實(shí)施例中，補(bǔ)償相位差量是該選取相位差量相對(duì)于預(yù)設(shè)相位差量的一反向差值。
本發(fā)明的一實(shí)施例提供一種由調(diào)整一主要時(shí)鐘脈沖信號(hào)的可控制數(shù)量時(shí)鐘脈沖周期的相位差，以調(diào)試IC的方法，其包括提供至少一相位差值至IC、選取該主要時(shí)鐘脈沖信號(hào)的至少一個(gè)邊緣，以及根據(jù)該至少一相位差值，延遲該主要時(shí)鐘脈沖信號(hào)中一選取數(shù)量的邊緣。
此方法還可包括執(zhí)行一調(diào)試?yán)?，以提供一或多個(gè)相位差值，并控制一或多個(gè)同步信號(hào)的設(shè)定，以選取該主要時(shí)鐘脈沖信號(hào)的邊緣。此方法更可包括依該調(diào)試?yán)?，將芯片上測(cè)試邏輯程序化。此方法更可包括由耦接至芯片上測(cè)試邏輯的一測(cè)試接口，將一外部芯片測(cè)試器耦接至IC，并在芯片測(cè)試器上執(zhí)行該調(diào)試?yán)?，以控制IC。
此方法還可包括相對(duì)于一預(yù)設(shè)相位差量，將該主要時(shí)鐘脈沖信號(hào)的選取邊緣提前或延遲、將主要時(shí)鐘脈沖信號(hào)與一反饋時(shí)鐘脈沖信號(hào)同步化、將IC上的多個(gè)具相位差的主要時(shí)鐘脈沖信號(hào)分布于一時(shí)鐘脈沖相位同步節(jié)點(diǎn)，其會(huì)回送一核心時(shí)鐘脈沖信號(hào)、以及相對(duì)于該預(yù)設(shè)相位差量，補(bǔ)償主要時(shí)鐘脈沖信號(hào)的選取邊緣所對(duì)應(yīng)的核心時(shí)鐘脈沖信號(hào)的邊緣的相位差，以提供該反饋時(shí)鐘脈沖信號(hào)。該補(bǔ)償核心時(shí)鐘脈沖信號(hào)邊緣的相位差的動(dòng)作，可包括以該預(yù)設(shè)相位差量的一大小相等且方向相反的量，來(lái)調(diào)整邊緣。
此方法還可包括將IC上的第一相位差值及第二相位差值程序化、依據(jù)第一相位差值，將主要時(shí)鐘脈沖信號(hào)的選取數(shù)量的邊緣延遲一相位差量、以及依據(jù)第二相位差值，將邊緣延遲一相位差量。該補(bǔ)償相位差的動(dòng)作可包括調(diào)整第一及第二相位差值，以提供相對(duì)于該預(yù)設(shè)相位差量的大小相等且方向相反的相位差量。
本發(fā)明的效果、特征及優(yōu)點(diǎn)，在配合下列說(shuō)明及附圖后，將可獲得更好的理解。


圖1A是一電路的簡(jiǎn)化方塊圖，該電路具有二個(gè)代表性的連續(xù)邏輯方塊，可接收對(duì)應(yīng)的時(shí)鐘脈沖信號(hào)；圖1B是對(duì)照顯示圖1B的電路在同步化的時(shí)鐘脈沖與具相位差的時(shí)鐘脈沖下工作的時(shí)序圖；圖2是根據(jù)本發(fā)明的一示范實(shí)施例顯示的包含一時(shí)序調(diào)試系統(tǒng)的集成電路(IC)的方塊圖；圖3是圖2中的時(shí)鐘脈沖相位差控制邏輯方塊的一范例實(shí)施例的更詳細(xì)的方塊圖；圖4是時(shí)鐘脈沖相位差緩沖器的一示范實(shí)施例概圖，其用來(lái)實(shí)施圖3中的時(shí)鐘脈沖相位差緩沖器；圖5是圖2的選取信號(hào)的時(shí)序圖，以顯示根據(jù)本發(fā)明的一實(shí)施例，使用時(shí)鐘脈沖相位差控制將EEE CLK0信號(hào)的選取上升沿延遲的情形；圖6是圖2的選取信號(hào)的另一時(shí)序圖，以顯示根據(jù)本發(fā)明的一實(shí)施例，使用時(shí)鐘脈沖相位差控制將EEE CLK0信號(hào)的選取上升沿提前的情形；圖7是圖2的選取信號(hào)的另一時(shí)序圖，以顯示根據(jù)本發(fā)明的一實(shí)施例，使用時(shí)鐘脈沖相位差控制將EEE CLK0信號(hào)的選取下降沿延遲的情形；圖8是圖2的選取信號(hào)的另一時(shí)序圖，以顯示根據(jù)本發(fā)明的一實(shí)施例，使用時(shí)鐘脈沖相位差控制將EEE CLK0信號(hào)的選取下降沿提前的情形；圖9是圖2的選取信號(hào)的另一時(shí)序圖，以顯示根據(jù)本發(fā)明的一實(shí)施例，使用時(shí)鐘脈沖相位差控制將EEE CLK0信號(hào)的兩個(gè)相鄰邊緣提前的情形；以及圖10是根據(jù)本發(fā)明的一示范實(shí)施例，顯示了用以調(diào)試圖2的IC的時(shí)序問(wèn)題的測(cè)試流程圖。
其中，附圖標(biāo)記說(shuō)明如下100電路101，103邏輯方塊200集成電路(IC)201時(shí)鐘脈沖產(chǎn)生器203時(shí)鐘脈沖輸入接腳205A、205B、300時(shí)鐘脈沖相位差控制邏輯207時(shí)鐘脈沖分布網(wǎng)絡(luò)208時(shí)鐘脈沖相位同步節(jié)點(diǎn)211測(cè)試邏輯213外部測(cè)試端口215芯片測(cè)試器301相位調(diào)整邏輯303第一時(shí)鐘脈沖相位差緩沖器305第二時(shí)鐘脈沖相位差緩沖器307多工器309可編程存儲(chǔ)器400時(shí)鐘脈沖相位差緩沖器401、403、405反相器/緩沖器501、503、505、507、702、704、706、708上升沿701、703、705、707下降沿具體實(shí)施方式
以下的說(shuō)明，是在一特定實(shí)施例及其必要條件的脈絡(luò)下而提供，可使一般熟習(xí)此項(xiàng)技術(shù)的人能夠利用本發(fā)明。然而，各種對(duì)該較佳實(shí)施例所作的修改，對(duì)本技術(shù)領(lǐng)域的普通技術(shù)人員而言是顯而易見(jiàn)的，并且，在此所討論的一般原理，也可應(yīng)用至其它實(shí)施例。因此，本發(fā)明并不限于此處所展示與敘述的特定實(shí)施例，而是具有與此處所揭露的原理與新穎特征相符的最大范圍。
發(fā)明人已了解到將時(shí)序調(diào)試工具提供給集成電路(IC)設(shè)計(jì)者，以辨識(shí)、隔離及分析芯片上的時(shí)序問(wèn)題的需求。據(jù)此，本申請(qǐng)發(fā)明人開(kāi)發(fā)出一種IC時(shí)序調(diào)試裝置及方法，可改變IC上核心時(shí)鐘脈沖信號(hào)的可控制數(shù)量時(shí)鐘脈沖周期的相位差，以辨識(shí)、隔離及分析數(shù)據(jù)準(zhǔn)備及保持時(shí)序問(wèn)題，如下文配合圖2-10所做的進(jìn)一步說(shuō)明。
圖2是根據(jù)本發(fā)明的一示范實(shí)施例的包含一時(shí)序調(diào)試系統(tǒng)的集成電路(IC)200的方塊圖。在示范實(shí)施例中，IC 200為微處理器，然而要了解到的是，本發(fā)明可應(yīng)用于建造于芯片上的任何型式的電路或功能。BUSCLK信號(hào)由一時(shí)鐘脈沖輸入接腳203，從外部來(lái)源(未顯示)送到IC 200內(nèi)的時(shí)鐘脈沖產(chǎn)生器201。時(shí)鐘脈沖產(chǎn)生器201會(huì)使用BUSCLK信號(hào)，并且會(huì)產(chǎn)生「quad-E」或EEEE CLK信號(hào)，其會(huì)送到芯片上的時(shí)鐘脈沖控制邏輯，其包括時(shí)鐘脈沖相位差控制邏輯205A。EEEE CLK信號(hào)為主要時(shí)鐘脈沖信號(hào)，其用以衍生出分布于整個(gè)IC 200的時(shí)鐘脈沖信號(hào)。時(shí)鐘脈沖相位差控制邏輯205A會(huì)產(chǎn)生對(duì)應(yīng)的基本EEE CLK0信號(hào)，其會(huì)送到時(shí)鐘脈沖分布網(wǎng)絡(luò)207。時(shí)鐘脈沖分布網(wǎng)絡(luò)207會(huì)提供多個(gè)分布副本或版本的EEE CLK0信號(hào)，分別表示為信號(hào)EEE CLK1、EEE CLK2，…，EEE CLKN，其中N為大于0的整數(shù)。分布的EEE CLK信號(hào)為主要EEEE CLK信號(hào)的具有相位差的版本，其會(huì)送到分布在整個(gè)IC 200上的邏輯方塊(未顯示)，這些邏輯方塊是執(zhí)行運(yùn)行于IC 200上的組件的主要邏輯功能。
EEE CLK信號(hào)在時(shí)鐘脈沖分布電路的最后一段行程，則是以核心時(shí)鐘脈沖信號(hào)CORECLK的形式，從IC 200上的時(shí)鐘脈沖相位同步節(jié)點(diǎn)(CPSN)208返回。核心時(shí)鐘脈沖信號(hào)CORECLK，如下文進(jìn)一步所述，會(huì)被轉(zhuǎn)換為反饋時(shí)鐘脈沖信號(hào)COREFB送至?xí)r鐘脈沖產(chǎn)生器201，用以進(jìn)行同步補(bǔ)償。時(shí)鐘脈沖產(chǎn)生器201以一鎖相回路(PLL)電路進(jìn)行配置，PLL電路是用以使EEECLK信號(hào)與COREFB信號(hào)間的時(shí)鐘脈沖及工作周期(duty cycle)同步，如一般本技術(shù)領(lǐng)域的普通技術(shù)人員已知的。依照本發(fā)明的一實(shí)施例，該返回CORECLK信號(hào)會(huì)被送到包括時(shí)鐘脈沖相位差控制邏輯205B的時(shí)鐘脈沖控制邏輯，其會(huì)產(chǎn)生COREFB信號(hào)，其為CORECLK信號(hào)的具相位差的版本。
IC 200包括芯片上的測(cè)試邏輯211，其會(huì)將相位差控制信號(hào)送到時(shí)鐘脈沖相位差控制邏輯方塊205A及205B，以改變要施加到一可控制數(shù)量的時(shí)鐘脈沖周期(其意指所選取的時(shí)鐘脈沖邊緣或時(shí)鐘脈沖轉(zhuǎn)態(tài))的相位差的量。特別是，測(cè)試邏輯211會(huì)將相位差調(diào)整信號(hào)SKADJ_QE送到時(shí)鐘脈沖相位差控制邏輯205A，其用以決定每一EEE CLK信號(hào)的選取邊緣相對(duì)于EEEECLK信號(hào)的相對(duì)相位差量。配合要施加該程序化相位差量的一或多個(gè)EEEE信號(hào)的時(shí)鐘脈沖邊緣，測(cè)試邏輯211會(huì)對(duì)應(yīng)地將一同步信號(hào)SYNC_QE設(shè)定或產(chǎn)生脈沖，以送至?xí)r鐘脈沖相位差控制邏輯205A。
以類似的方式，測(cè)試邏輯211會(huì)將另一個(gè)相位差調(diào)整信號(hào)SKADJ_CC送到時(shí)鐘脈沖相位差控制邏輯205B，其決定要施加于COREFB信號(hào)的選取邊緣的相對(duì)相位差量。配合要施加該程序化(programmed)相位差量的一或多個(gè)CORECLK信號(hào)的時(shí)鐘脈沖邊緣，測(cè)試邏輯211會(huì)對(duì)應(yīng)地將另一同步信號(hào)SYNC_CC設(shè)定或產(chǎn)生脈沖，以送至?xí)r鐘脈沖相位差控制邏輯205B。如下文進(jìn)一步所述，時(shí)鐘脈沖相位差控制邏輯205B可被程序化，以相對(duì)于一預(yù)定相位差量，提供一個(gè)與時(shí)鐘脈沖相位差控制邏輯205A所提供的程序化相位差值大小相等且方向相反的相位差量，施加于CORECLK信號(hào)對(duì)應(yīng)于EEE CLK0信號(hào)的選取邊緣的邊緣，以補(bǔ)償EEEE CLK與COREFB信號(hào)間的相對(duì)時(shí)序。
測(cè)試邏輯211可由IC 200所提供的外部接口或外部測(cè)試端口213，從外部進(jìn)行存取。測(cè)試端口213可包括IC 200上任意數(shù)目的外部接腳，其可能為專用的測(cè)試接腳或雙用途的接腳，如一般本技術(shù)領(lǐng)域的普通技術(shù)人員所已知的。芯片測(cè)試器215是由測(cè)試端口213(其可作為芯片測(cè)試器215與測(cè)試邏輯211之間的傳輸接口)，而耦接至IC 200。測(cè)試邏輯211及測(cè)試端口213可根據(jù)JTAG(Joint Test Action Group，聯(lián)合測(cè)試動(dòng)作組)來(lái)實(shí)現(xiàn)，其中測(cè)試邏輯211包括JTAG邏輯，而測(cè)試端口213包括JTAG端口。在標(biāo)準(zhǔn)測(cè)試架構(gòu)中，芯片測(cè)試器215包括插槽或類似物(未顯示)，用以連接IC 200。芯片測(cè)試器215能控制IC 200的外部接腳，包括測(cè)試端口213的所有接腳。在典型的JTAG架構(gòu)中，例如，在對(duì)IC 200進(jìn)行配置用以測(cè)試時(shí)，芯片測(cè)試器215會(huì)啟動(dòng)IC200的電源，并且將其保持于重置狀態(tài)。在測(cè)試配置期間，雖然IC 200保持于重置狀態(tài)，但是芯片測(cè)試器215能由測(cè)試端口213，來(lái)存取測(cè)試邏輯211，并且設(shè)定選取暫存器中的值或位，或甚至加載測(cè)試數(shù)據(jù)及/或用于測(cè)試及調(diào)試用途的一或多種測(cè)試或調(diào)試程序。然后，芯片測(cè)試器215會(huì)使IC 200離開(kāi)重置狀態(tài)，并且監(jiān)視及控制IC 200的工作。
在一實(shí)施例中，在測(cè)試及/或重置狀態(tài)期間，芯片測(cè)試器215會(huì)由測(cè)試邏輯211，以對(duì)應(yīng)的相位差調(diào)整值，對(duì)時(shí)鐘脈沖相位差控制邏輯方塊205A及205B進(jìn)行程序化。數(shù)字相位差值會(huì)被設(shè)定于SKADJ_QE及SKADJ_CC信號(hào)線的每一條之上，以分別將時(shí)鐘脈沖相位差控制邏輯方塊205A及205B程序化。在一實(shí)施例中，SKADJ_QE及SKADJ_CC信號(hào)的每個(gè)包括單一信號(hào)線，其中數(shù)字相位差值是以一串行比特流的形式提供。在另一實(shí)施例中，SKADJ_QE及SKADJ_CC信號(hào)的每個(gè)包括多條信號(hào)線，其中數(shù)字相位差值系以并列格式來(lái)提供。任何合適的程序化技術(shù)均可用來(lái)以對(duì)應(yīng)的相位差值，將時(shí)鐘脈沖相位差控制邏輯方塊205A及205B程序化，如使用另外的控制信號(hào)(未顯示)，或以一預(yù)定的程序化樣本，來(lái)觸發(fā)對(duì)應(yīng)的SKADJ_X信號(hào)。
一旦將相位差值程序化，而送到時(shí)鐘脈沖相位差控制邏輯方塊205A及205B時(shí)，測(cè)試邏輯211會(huì)對(duì)應(yīng)地設(shè)定SYNC_QE及SYNC_CC信號(hào)，使其配合要相對(duì)于該預(yù)設(shè)相位差量延遲或提前的選取時(shí)鐘脈沖信號(hào)邊緣。在一實(shí)施例中，測(cè)試邏輯211是以一測(cè)試/調(diào)試?yán)虂?lái)程序化，該例程可辨識(shí)一或多個(gè)所選取的時(shí)鐘脈沖信號(hào)邊緣，并對(duì)應(yīng)地設(shè)定SYNC_QE及SYNC_CC信號(hào)。在另一實(shí)施例中，調(diào)試?yán)淌俏挥谛酒瑴y(cè)試器215之內(nèi)，用以控制測(cè)試邏輯211，在適當(dāng)?shù)臅r(shí)候設(shè)定SYNC_QE及SYNC_CC信號(hào)。在又一實(shí)施例中，相位差值可在“轉(zhuǎn)移中”(on the fly)或調(diào)試?yán)虉?zhí)行時(shí)，進(jìn)行程序化動(dòng)作。例如，芯片測(cè)試器215會(huì)在重置期間，以調(diào)試?yán)虒y(cè)試邏輯211程序化，接著重置狀態(tài)會(huì)被移除，以使調(diào)試?yán)坦ぷ?。在其工作期間，調(diào)試?yán)膛渲脼橐罁?jù)所要測(cè)試的時(shí)鐘脈沖信號(hào)邊緣，決定時(shí)鐘脈沖相位差控制邏輯方塊205A及205B的程序化次數(shù)。對(duì)于每個(gè)程序化相位差而言，調(diào)試?yán)淌潜怀绦蚧癁樵谶m當(dāng)時(shí)候設(shè)定SYNC_QE及SYNC_CC信號(hào)，該些適當(dāng)時(shí)候是與所選取的要具有相位差或提前的時(shí)鐘脈沖邊緣同時(shí)。測(cè)試邏輯211可儲(chǔ)存測(cè)試的結(jié)果，或者測(cè)試結(jié)果可由芯片測(cè)試器215進(jìn)行動(dòng)態(tài)地監(jiān)測(cè)。
圖3是時(shí)鐘脈沖相位差控制邏輯300的一示范實(shí)施例的更詳細(xì)的方塊圖，其可用于時(shí)鐘脈沖相位差控制邏輯方塊205A及205B中的任一個(gè)或二者。一對(duì)信號(hào)SYNC及SKADJ會(huì)被送到相位調(diào)整邏輯301的各自輸入端，相位調(diào)整邏輯301則提供第一組延遲位CAP[M:0]/CAPB[M:0]至第一時(shí)鐘脈沖相位差緩沖器303的對(duì)應(yīng)輸入端，且提供第二組延遲位KCAP[M:0]/KCAPB[M:0]至第二時(shí)鐘脈沖相位差緩沖器305的對(duì)應(yīng)輸入端。M為正整數(shù)，且(M+1)相等于各組延遲位的位數(shù)的一半。在圖示的實(shí)施例中，每組延遲位包括3個(gè)真值位CAP0、CAP1及CAP2(第一組)，與KCAP0、KCAP1及KCAP3(第二組)，以及對(duì)應(yīng)的3個(gè)互補(bǔ)位CAPB0、CAPB1及CAPB2(第一組)，與KCAPB0、KCAPB1及KCAPB3(第二組)，其中M＝2。附加于信號(hào)名稱后的「B」是代表互補(bǔ)邏輯位。輸入時(shí)鐘脈沖信號(hào)CLK IN會(huì)被送到時(shí)鐘脈沖相位差緩沖器303及305(其會(huì)分別送出輸出時(shí)鐘脈沖信號(hào)CLK O1及CLK O2)的另一輸入端。CLK O1信號(hào)會(huì)被送到多工器(MUX)307的第一或邏輯「1」輸入端，而CLK O2信號(hào)則被送到MUX 307的第二或邏輯「0」輸入端。相位調(diào)整邏輯301會(huì)將選擇信號(hào)SEL送到MUX 307的選擇輸入端。MUX 307的輸出端會(huì)送出輸出時(shí)鐘脈沖信號(hào)CLK OUT。對(duì)于時(shí)鐘脈沖相位差控制邏輯205A而言，CLK IN、SYNC、SKADJ及CLK OUT信號(hào)會(huì)分別耦接至EEEE CLK、SYNC_QE、SKADJ_QE及EEE CLK0信號(hào)。對(duì)于時(shí)鐘脈沖相位差控制邏輯205B而言，CLKIN、SYNC SKADJ及CLKOUT信號(hào)則分別耦接至CORECLK、SYNC_CC、SKADJ_CC及COREFB信號(hào)。
時(shí)鐘脈沖相位差緩沖器303及305是以實(shí)質(zhì)上與圖示實(shí)施例相同的方式來(lái)實(shí)施，以使得CLK O1及CLK O2信號(hào)相對(duì)于CLK IN信號(hào)的相位差分別由第一及第二組延遲位輸入來(lái)控制。由相位調(diào)整邏輯301所設(shè)定的第一組延遲位CAP[M:0]/CAPB[M:0]，可使得時(shí)鐘脈沖相位差緩沖器303對(duì)于CLKOUT信號(hào)相對(duì)于CLK IN信號(hào)所調(diào)整的相位差量，能相對(duì)于第二組延遲位KCAP[M:0]/KCAPB[M:0]所提供的預(yù)設(shè)相位差量來(lái)調(diào)整大小。在圖示的實(shí)施例中，因?yàn)槊拷M延遲位包括3個(gè)真值位及3個(gè)互補(bǔ)位，所以全部會(huì)有八種不同的相位差值，表示為000b、001b、010b、…、111b，其中附加于數(shù)字后的小寫字母“b”是表示二進(jìn)制記號(hào)。如下文將更完整說(shuō)明的，各組延遲位在從相當(dāng)少或無(wú)延遲(即000b)到最大延遲(即111b)的范圍內(nèi)，每遞增二進(jìn)制的一，即代表增加一個(gè)相當(dāng)固定的延遲增量或延遲單位。
第二組延遲位KCAP[M:0]/KCAPB[M:0]被設(shè)定或另以硬件接線為一預(yù)設(shè)相位差值100b。因此，若MUX 307的“0”輸入端被選取，則CLK OUT信號(hào)會(huì)相對(duì)于CLK IN信號(hào)被延遲一預(yù)設(shè)相位差量。而當(dāng)MUX 307的“1”輸入端被選取時(shí)，若第一組延遲位CAP[M:0]/CAPB[M:0]被程序化為大于100b的值，則其會(huì)使CLK OUT信號(hào)延遲得比該預(yù)設(shè)相位差量更多；若被程序化為小于100b的值，則其會(huì)將CLK OUT信號(hào)有效地提前，而延遲得比該預(yù)設(shè)相位差量少。
在圖示的實(shí)施例中，相位調(diào)整邏輯301包括一可編程存儲(chǔ)器309，或能儲(chǔ)存程序化相位差值的任何型式的邏輯組件。相位調(diào)整邏輯301會(huì)根據(jù)儲(chǔ)存于存儲(chǔ)器309中的程序化相位差值，而設(shè)定延遲位CAP[M:0]/CAPB[M:0]。在一實(shí)施例中，相位差值為儲(chǔ)存于存儲(chǔ)器309中的3位編碼值，而相位調(diào)整邏輯301會(huì)使用此相位差值，以推得延遲位CAP[M:0]/CAPB[M:0]。例如，對(duì)于代表3個(gè)延遲單位的程序化相位差值011b而言，CAP[M:0]位等于011b，而CAPB[M:0]位等于100b。相位調(diào)整邏輯301會(huì)根據(jù)預(yù)定的預(yù)設(shè)相位差值(如對(duì)應(yīng)于4個(gè)延遲單位的100b)，來(lái)設(shè)定預(yù)設(shè)延遲位KCAP[M:0]/KCAPB[M:0]。以此方式，若相位調(diào)整邏輯301以大于100b的相位差值來(lái)程序化，則會(huì)使CLK IN信號(hào)相對(duì)于該預(yù)設(shè)相位差值延遲一或多個(gè)選取時(shí)鐘脈沖邊緣，而若以小于100b的相位差值來(lái)程序化，則會(huì)相對(duì)于該預(yù)設(shè)相位差值提前一或多個(gè)選取時(shí)鐘脈沖邊緣。
在圖示的實(shí)施例中，SYNC信號(hào)用以當(dāng)作觸發(fā)信號(hào)，以切換SEL信號(hào)。因此，若SEL信號(hào)為低電位或邏輯0且SYNC信號(hào)產(chǎn)生脈沖，則SEL信號(hào)會(huì)變成高電位或邏輯1。當(dāng)SYNC信號(hào)再次產(chǎn)生脈沖時(shí)，SEL信號(hào)會(huì)再次變成低電位。當(dāng)SEL信號(hào)為低電位時(shí)，MUX 307的“0”輸入端會(huì)被選取，以使得CLK OUT信號(hào)會(huì)相對(duì)于CLK IN信號(hào)延遲該預(yù)設(shè)相位差量。當(dāng)SEL信號(hào)為高電位時(shí)，MUX 307的“1”輸入端會(huì)被選取，以使得CLK OUT信號(hào)會(huì)相對(duì)于CLK IN信號(hào)延遲存儲(chǔ)器309所存的程序化相位差量。因此，在圖示的實(shí)施例中，SYNC信號(hào)會(huì)剛好在CLK IN信號(hào)的第一上升或下降沿之前被觸發(fā)或產(chǎn)生脈沖，而使一連串的一或多個(gè)邊緣延遲或提前該程序化相位差量，然后SYNC信號(hào)會(huì)剛好在此一連串的最后一個(gè)邊緣后再次產(chǎn)生脈沖，而返回到該預(yù)設(shè)相位差量。當(dāng)然，此一連串邊緣也可能為單一的邊緣。
許多替代的實(shí)施方式可用于時(shí)鐘脈沖相位差控制方塊300。在其中一變化例中，會(huì)移除MUX 307及時(shí)鐘脈沖相位差緩沖器305，并修改相位調(diào)整邏輯301，以使CAP[M:0]/CAPB[M:0]在默認(rèn)值與程序化值之間作切換。如此，時(shí)鐘脈沖相位差緩沖器303的輸出會(huì)直接設(shè)定CLK OUT信號(hào)。在另一種自動(dòng)重置的變化例中，相位調(diào)整邏輯301會(huì)接收CLK IN信號(hào)，并在CLK IN信號(hào)的下個(gè)邊緣后，將SEL信號(hào)自動(dòng)切換回預(yù)設(shè)情形。如此，SYNC信號(hào)會(huì)剛好在目標(biāo)邊緣前發(fā)出脈沖，以使得相位調(diào)整邏輯301將SEL信號(hào)設(shè)定為高電位，以將目標(biāo)邊緣延遲或提前該程序化相位差量。接著，在此目標(biāo)邊緣之后，相位調(diào)整邏輯301會(huì)自動(dòng)將SEL信號(hào)設(shè)回到低電位，繼續(xù)平常的工作。在另一變化例中，SYNC信號(hào)依據(jù)電位而切換，而非由脈沖觸發(fā)，所以當(dāng)SYNC為低電位時(shí)，SEL信號(hào)為低電位，而當(dāng)SYNC為高電位時(shí)，SEL信號(hào)為高電位。在此種情況中，SEL信號(hào)及其相關(guān)邏輯會(huì)被移除，而直接使用SYNC信號(hào)來(lái)控制MUX 307的選擇輸入端。當(dāng)然，如一般本技術(shù)領(lǐng)域的普通技術(shù)人員所已知的，還可以有許多其它的變化實(shí)施例。
圖4是時(shí)鐘脈沖相位差緩沖器400的一示范實(shí)施例概圖，其用來(lái)實(shí)施所顯示的實(shí)施例中的時(shí)鐘脈沖相位差緩沖器303及305。CLK IN信號(hào)會(huì)送到一反相器/緩沖器401的輸入端，而反相器/緩沖器401會(huì)在其輸出端設(shè)定一信號(hào)IN0，送到另一反相器/緩沖器403的輸入端。反相器/緩沖器403會(huì)在其輸出端設(shè)定一信號(hào)IN1，而耦接到另一反相器/緩沖器405的輸入端。反相器/緩沖器405會(huì)在其輸出端設(shè)定一輸出時(shí)鐘脈沖信號(hào)CLK OX，對(duì)時(shí)鐘脈沖相位差緩沖器303來(lái)說(shuō)其為CLK O1信號(hào)，而對(duì)時(shí)鐘脈沖相位差緩沖器305來(lái)說(shuō)則為CLK O2信號(hào)。要注意的是，在圖示的實(shí)施例中，由于反相器的數(shù)量為奇數(shù)，CLK OX信號(hào)會(huì)反相于對(duì)應(yīng)的CLK IN信號(hào)。額外的反相器/緩沖器(未顯示)可用來(lái)使時(shí)鐘脈沖信號(hào)再次反相，而若有需要，可將反相器/緩沖器401、403或405中的任一個(gè)配置為緩沖器。
時(shí)鐘脈沖相位差緩沖器400包括一組輸入節(jié)點(diǎn)ACAP[2:0]/ACAPB[2:0]，其耦接為接收時(shí)鐘脈沖相位差緩沖器303所用的延遲位CAP[M:0]/CAPB[M:0]，或接收時(shí)鐘脈沖相位差緩沖器305所用的延遲位KCAP[M:0]/KCAPB[M:0]。ACAP0節(jié)點(diǎn)耦接至二個(gè)N溝道組件N1及N2的柵極，而ACAPB0節(jié)點(diǎn)耦接至二個(gè)P溝道組件P1及P2的柵極。ACAP1節(jié)點(diǎn)耦接至一對(duì)N溝道組件N3及N4(合起來(lái)標(biāo)示為N4:N3)的柵極，并耦接至另一對(duì)N溝道組件N5及N6(合起來(lái)標(biāo)示為N6:N5)的柵極。ACAPB1節(jié)點(diǎn)系耦接至一對(duì)P溝道組件P3及P4(合起來(lái)標(biāo)示為P4:P3)的柵極，并耦接至另一對(duì)P溝道組件P5及P6(合起來(lái)標(biāo)示為P6:P5)的柵極。ACAP2節(jié)點(diǎn)耦接至一陣列的四個(gè)N溝道組件N7、N8、N9及N10(合起來(lái)標(biāo)示為N10:N7)的柵極，并耦接至另一陣列的四個(gè)N溝道組件N11、N12、N13及N14(合起來(lái)標(biāo)示為N14:N11)的柵極。CAPB2節(jié)點(diǎn)耦接至一陣列的四個(gè)P溝道組件P7、P8、P9及P10(合起來(lái)標(biāo)示為P10:P7)的柵極，并耦接至另一陣列的四個(gè)P溝道組件P11、P12、P13及P14(合起來(lái)標(biāo)示為P14:P11)的柵極。
N溝道組件N1、N3、N4與N7-N10的漏極，以及P溝道組件P1、P3、P4與P7-P10的漏極均會(huì)耦接至反相器/緩沖器401的輸出端。N溝道組件N2、N5、N6與N11-N14的漏極，以及P溝道組件P2、P5、P6與P11-P14的漏極均會(huì)耦接至反相器/緩沖器403的輸出端。由參考標(biāo)號(hào)407所表示的全部N溝道組件N1-N14及P溝道組件P1-P14的源極會(huì)浮接(浮接源極)，所以在信號(hào)轉(zhuǎn)態(tài)期間，從反相器/緩沖器401與403的輸出端，會(huì)看到每個(gè)所耦接的組件的溝道及源極電容。
如圖所示的局部時(shí)鐘脈沖緩沖器400使用具有一或多個(gè)中間節(jié)點(diǎn)的循序耦接(sequentially-coupled)緩沖器，以及耦接至一或多個(gè)中間節(jié)點(diǎn)的二元分布N溝道及P溝道陣列來(lái)實(shí)施，以達(dá)成可數(shù)字控制的相位差。特別是，N溝道組件N1、N4:N3及N10:N7會(huì)構(gòu)成二元分布的N溝道陣列，而P溝道組件P1、P4:P3及P10:P7會(huì)構(gòu)成對(duì)應(yīng)的互補(bǔ)且二元分布的P溝道陣列。以類似的方式，N溝道組件N2、N6:N5及N14:N11會(huì)構(gòu)成另一個(gè)二元分布的N溝道陣列，而P溝道組件P2、P6:P5及P14:P11會(huì)構(gòu)成另一個(gè)對(duì)應(yīng)的互補(bǔ)且二元分布的P溝道陣列。在圖示的實(shí)施例中，從CLK IN信號(hào)到CLK OX信號(hào)之間會(huì)提供二階段的延遲，以補(bǔ)償P溝道及N溝道組件的不同的導(dǎo)通及關(guān)閉特性。例如，第二階段(IN0到IN1)中的N溝道組件關(guān)閉特性會(huì)補(bǔ)償?shù)谝浑A段(CLK IN到IN0)中的P溝道組件導(dǎo)通特性。每個(gè)時(shí)鐘脈沖緩沖器的特定架構(gòu)僅是范例，而一般本技術(shù)領(lǐng)域的普通技術(shù)人員皆能明了，此處也可使用任何其它型式的數(shù)字可編程延遲邏輯。
ACAP0/ACAPB0節(jié)點(diǎn)是用以控制一組N及P溝道組件(N1/P1及N2/P2)，ACAP1/ACAPB1節(jié)點(diǎn)是用以控制二個(gè)陣列的類似N及P組件(N4:N3/P4:P3及N6:N5/P6:P5)，而ACAP2/ACAPB2節(jié)點(diǎn)則用以控制四個(gè)陣列的N及P組件(N10:N7/P10:P7及N14:N11/P14:P11)。以此方式，設(shè)定ACAP2節(jié)點(diǎn)所導(dǎo)致的CLK IN信號(hào)的延遲，為設(shè)定ACAP0節(jié)點(diǎn)所導(dǎo)致CLK IN信號(hào)延遲的四倍。在一實(shí)施例中，每對(duì)P及N溝道組件會(huì)匹配，以提供實(shí)質(zhì)上相同的電阻/電容(RC)特性，使得該3位編碼信號(hào)每遞增一次，即能多延遲一相當(dāng)固定的延遲單位。在一實(shí)施例中，每個(gè)延遲單位約為6微微秒(ps)。因此，當(dāng)ACAP0節(jié)點(diǎn)設(shè)定為高電位(邏輯1)，而ACAPB0節(jié)點(diǎn)設(shè)定為低電位(邏輯0)時(shí)，在CLK IN信號(hào)與CLK OUT信號(hào)之間，會(huì)增加6ps的延遲。以類似的方式，當(dāng)ACAP1節(jié)點(diǎn)設(shè)定為高電位，而ACAPB1節(jié)點(diǎn)設(shè)定為低電位時(shí)，會(huì)增加12ps的延遲，而當(dāng)ACAP2節(jié)點(diǎn)設(shè)定為高電位，而ACAPB2節(jié)點(diǎn)設(shè)定為低電位時(shí)，會(huì)增加24ps的延遲。例如，ACAP2:ACAP0＝011b的值即相當(dāng)于通過(guò)局部時(shí)鐘脈沖緩沖器303會(huì)產(chǎn)生約18ps的總時(shí)鐘脈沖延遲等?？傊褂?位延遲ACAP2:ACAP0節(jié)點(diǎn)，可使延遲在0到48ps的范圍內(nèi)以6ps為單位增加。本技術(shù)領(lǐng)域的普通技術(shù)人員將了解到，設(shè)定ACAPx及ACAPBx信號(hào)之所以可產(chǎn)生如前述的延遲，是由于通道至柵極電容的形成，此種電容對(duì)應(yīng)組件在其相關(guān)ACAPx及ACAPBx信號(hào)被設(shè)定時(shí)，從柵極所看到的。例如，一N溝道組件會(huì)看到一溝道至柵極電容，此因當(dāng)其柵極為高電位時(shí)，從其漏極到源極會(huì)形成一反轉(zhuǎn)通道，而形成通過(guò)N溝道組件的漏極所看到的通道至柵極電容。若該N溝道組件的柵極為低電位，則不會(huì)形成反轉(zhuǎn)。例如，考慮組件N1(忽視寄生電容)，若ACAP0為高電位，則信號(hào)IN0會(huì)看到N1的柵極電容、源極電容及漏極電容。但若ACAP0為低電位，則信號(hào)IN0只會(huì)看到N1的漏極電容。如圖4所配置的P溝道組件在其對(duì)應(yīng)的ACAPBx信號(hào)被設(shè)為低電位時(shí)，也會(huì)產(chǎn)生類似的延遲。
請(qǐng)往回參考圖2，時(shí)鐘脈沖相位差控制邏輯方塊205A及205B最初均會(huì)使用預(yù)設(shè)相位差量(如4個(gè)延遲增量)，以使EEE CLK0信號(hào)的每個(gè)邊緣會(huì)相對(duì)于EEEE CLK信號(hào)延遲預(yù)設(shè)相位差，并且COREFB信號(hào)的每個(gè)邊緣會(huì)相對(duì)于CORECLK信號(hào)延遲相同的預(yù)設(shè)相位差。若所有的時(shí)鐘脈沖邊緣具有相同量的相位差，則時(shí)鐘脈沖產(chǎn)生器201會(huì)將EEEE CLK與COREFB信號(hào)間的時(shí)鐘脈沖與工作周期保持同步(即使兩者各自的邊緣相對(duì)具有相位差)。時(shí)鐘脈沖相位差控制邏輯205A會(huì)由SKADJ_QE信號(hào)進(jìn)行程序化，以相對(duì)于預(yù)設(shè)相位差值，延遲或提前EEE CLK0的選取時(shí)鐘脈沖邊緣以及EEECLK1-EEE CLKN信號(hào)的選取時(shí)鐘脈沖邊緣，如此則可依測(cè)試與調(diào)試目的進(jìn)行不同的相位差調(diào)整。特定數(shù)量的時(shí)鐘脈沖邊緣的選取，是由使SYNC_QE信號(hào)剛好在所選取的時(shí)鐘脈沖邊緣之前與之后產(chǎn)生脈沖而取得。時(shí)鐘脈沖相位差控制邏輯205B會(huì)由SKADJ_CC信號(hào)進(jìn)行程序化，以延遲或提前CORECLK信號(hào)的對(duì)應(yīng)時(shí)鐘脈沖邊緣一特定相位差量，該特定相位差量是與時(shí)鐘脈沖相位差控制邏輯205A所用的相位差調(diào)整量大小相等且方向相反，以便在被送回時(shí)鐘脈沖產(chǎn)生器201前補(bǔ)償此相位差調(diào)整量。例如，若EEECLK0信號(hào)的一個(gè)或多個(gè)邊緣被提前二個(gè)延遲單位，則COREFB信號(hào)的對(duì)應(yīng)時(shí)鐘脈沖邊緣會(huì)被延遲二個(gè)延遲單位作為補(bǔ)償。因此，時(shí)鐘脈沖產(chǎn)生器201不會(huì)知道所產(chǎn)生的相位差，以防止對(duì)EEEE CLK信號(hào)的時(shí)鐘脈沖及/或相位進(jìn)行不必要的修正。
圖5示出了圖2的選取信號(hào)的時(shí)序圖，以顯示根據(jù)本發(fā)明的一實(shí)施例，使用時(shí)鐘脈沖相位差控制將EEE CLK0信號(hào)的選取上升沿延遲的情形。此時(shí)序圖包括選取信號(hào)(Y垂直軸)相對(duì)于時(shí)間(X水平軸)的波型。所繪示的信號(hào)包括EEEE CLK信號(hào)、代表時(shí)鐘脈沖相位差控制邏輯205A的CAP[2:0]/CAPB[2:0]位的一組信號(hào)CAP_QE、代表時(shí)鐘脈沖相位差控制邏輯205B的CAP[2:0]/CAPB[2:0]位的一組信號(hào)CAP_CC、SYNC_QE信號(hào)、代表時(shí)鐘脈沖相位差控制邏輯205A的SEL信號(hào)的信號(hào)SEL_QE、EEE CLK0信號(hào)(也代表施加于EEE CLK1-EEE CLKN信號(hào)的相位差)、CORECLK信號(hào)、SYNC_CC信號(hào)、代表時(shí)鐘脈沖相位差控制邏輯205B的SEL信號(hào)的信號(hào)SEL_CC、以及COREFB信號(hào)。CAP_QE及CAP_CC信號(hào)的相關(guān)相位差值在圖上顯示為二進(jìn)制數(shù)或“X”(忽略)，后者施加100b的默認(rèn)值。相對(duì)的相位差不必然配合所使用的時(shí)鐘脈沖而照比例顯示，而放大顯示只是為了方便說(shuō)明。特定時(shí)間點(diǎn)顯示為以字母“T”開(kāi)頭的參考標(biāo)號(hào)，其依討論順序所任意編的號(hào)碼，并非代表時(shí)間上的任何特定序列或順序。
圖5顯示了EEEE CLK信號(hào)的一特定序列的時(shí)鐘脈沖周期，以顯示本發(fā)明能使相位差施加于任何所選取的時(shí)鐘脈沖邊緣。如圖所示，特定的時(shí)鐘脈沖周期標(biāo)號(hào)987,645,321是發(fā)生于EEEE CLK信號(hào)從時(shí)間T0到T1的相鄰上升沿之間，下個(gè)周期標(biāo)號(hào)987,645,322則發(fā)生于從時(shí)間T1到T2的相鄰上升沿之間，其余依此類推。在時(shí)間T0的EEEE CLK信號(hào)的上升沿期間，SEL_QE信號(hào)為低電位，以至于時(shí)鐘脈沖相位差控制邏輯205A會(huì)將4單位延遲施加于EEE CLK0信號(hào)，并設(shè)定時(shí)間T3的對(duì)應(yīng)上升沿。EEEE CLK信號(hào)的后續(xù)下降沿發(fā)生于時(shí)間T4，而時(shí)鐘脈沖相位差控制邏輯205A會(huì)將4單位延遲施加于EEE CLK0信號(hào)，并設(shè)定時(shí)間T5的對(duì)應(yīng)下降沿。而在時(shí)間T6，SKADJ_QE及SKADJ_CC信號(hào)會(huì)被設(shè)定，以將時(shí)鐘脈沖相位差控制邏輯方塊205A及205B程序化，以2單位延遲施加于EEE CLK0信號(hào)，并將COREFB信號(hào)提前二個(gè)延遲單位。如圖中時(shí)間T6所示，CAP_QE位會(huì)被程序化為110b，而CAP_CC位則被程序化為010b。
在時(shí)間T7，SYNC_QE信號(hào)會(huì)產(chǎn)生脈沖(先設(shè)為高電位，再變?yōu)榈碗娢?，以使SEL_QE信號(hào)在其后的時(shí)間T8被設(shè)為高電位。因?yàn)樵跁r(shí)間T1的EEEECLK信號(hào)的下個(gè)上升沿501期間，SEL_QE為高電位，并且因?yàn)闀r(shí)鐘脈沖相位差控制邏輯205A是程序化為比4單位的預(yù)設(shè)延遲額外多2單位延遲，所以時(shí)鐘脈沖相位差控制邏輯205A會(huì)在時(shí)間T9(其為時(shí)間T1經(jīng)6個(gè)延遲單位后的時(shí)間點(diǎn))將EEE CLK0信號(hào)的后續(xù)上升沿503設(shè)定。在其后的時(shí)間T10，SYNC_QE信號(hào)會(huì)再次產(chǎn)生脈沖，其在EEEE CLK信號(hào)的下個(gè)下降沿產(chǎn)生于時(shí)間T12之前，使SEL_QE信號(hào)在時(shí)間T11被設(shè)為低電位。因此，時(shí)鐘脈沖相位差控制邏輯205A會(huì)在時(shí)間T13(其為時(shí)間T12經(jīng)預(yù)設(shè)的4個(gè)延遲單位后的時(shí)間點(diǎn))設(shè)定EEE CLK0信號(hào)的后續(xù)上升沿。因?yàn)樵跁r(shí)間T2時(shí)，下個(gè)周期標(biāo)號(hào)987,645,323開(kāi)始，而在EEEE CLK信號(hào)的下個(gè)上升沿期間，SEL_QE信號(hào)會(huì)保持低電位，所以時(shí)間T14的EEE CLK0信號(hào)的下個(gè)上升沿會(huì)出現(xiàn)于時(shí)間T12經(jīng)4個(gè)延遲單位后。
具相位差的EEE CLK0信號(hào)會(huì)送到時(shí)鐘脈沖分布網(wǎng)絡(luò)207進(jìn)行處理，時(shí)鐘脈沖分布網(wǎng)絡(luò)207會(huì)產(chǎn)生具有相位差的時(shí)鐘脈沖信號(hào)EEE CLK1-EEECLKN，以送到時(shí)鐘脈沖相位同步節(jié)點(diǎn)208。時(shí)鐘脈沖相位同步節(jié)點(diǎn)208會(huì)送回COREFB信號(hào)，其為延遲版本的EEE CLK0信號(hào)。如圖所示，CORECLK信號(hào)會(huì)相對(duì)于EEE CLK0信號(hào)延遲一延遲量“D”，使得在時(shí)間T15、T16、T17、T18及T19所產(chǎn)生的CORECLK信號(hào)的邊緣分別相對(duì)于在時(shí)間T3、T5、T9、T13及T14所產(chǎn)生的EEE CLK0信號(hào)的對(duì)應(yīng)邊緣，延遲該延遲量D。由于在時(shí)間T15的CORECLK信號(hào)的上升沿期間，SEL_CC為低電位，所以時(shí)鐘脈沖相位差控制邏輯205B會(huì)在時(shí)間T20(其為時(shí)間T15經(jīng)4個(gè)延遲單位后的時(shí)間點(diǎn))設(shè)定COREFB信號(hào)的后續(xù)上升沿。再者，COREFB信號(hào)的后續(xù)下降沿會(huì)產(chǎn)生于時(shí)間T21，其為時(shí)間T16的下個(gè)下降沿經(jīng)4個(gè)延遲單位后的時(shí)間點(diǎn)。
SYNC_CC信號(hào)會(huì)在時(shí)間T22產(chǎn)生脈沖，而SEL_CC信號(hào)在時(shí)間T23會(huì)被設(shè)為高電位，其位于時(shí)間T17的CORECLK信號(hào)下個(gè)上升沿505之前。因?yàn)闀r(shí)鐘脈沖相位差控制邏輯205B是以2個(gè)延遲單位的相位差(其代表相對(duì)于預(yù)設(shè)的4個(gè)延遲單位，提前2個(gè)延遲單位)來(lái)程序化，所以時(shí)鐘脈沖相位差控制邏輯205B會(huì)在時(shí)間T24(其為時(shí)間T17的CORECLK信號(hào)上升沿505經(jīng)2個(gè)延遲單位后的時(shí)間點(diǎn))設(shè)定COREFB信號(hào)的下個(gè)上升沿507。SYNC_CC信號(hào)會(huì)在時(shí)間T25再次產(chǎn)生脈沖，而SEL_CC信號(hào)在時(shí)間T26(在時(shí)間T18的CORECLK信號(hào)下個(gè)下降沿之前)會(huì)回到低電位。因此，時(shí)鐘脈沖相位差控制邏輯205B會(huì)在時(shí)間T27(其為時(shí)間T18經(jīng)4個(gè)延遲單位后的時(shí)間點(diǎn))設(shè)定COREFB信號(hào)的下個(gè)下降沿。再者，時(shí)鐘脈沖相位差控制邏輯205B會(huì)在時(shí)間T28(其為時(shí)間T19的CORECLK信號(hào)下個(gè)上升沿經(jīng)4個(gè)延遲單位后的時(shí)間點(diǎn))設(shè)定COREFB信號(hào)的下個(gè)上升沿。
CORECLK信號(hào)會(huì)以EEE CLK0信號(hào)的延遲版的形式送回，以使得對(duì)應(yīng)于上升沿503的CORECLK信號(hào)的上升沿505也會(huì)具有相位差。時(shí)鐘脈沖相位差控制邏輯205B是由將邊緣507相對(duì)于預(yù)設(shè)的延遲量提前2個(gè)延遲單位，來(lái)修正具有相位差的邊緣503。以此方式，CORECLK信號(hào)在被送到時(shí)鐘脈沖產(chǎn)生器201作為COREFB信號(hào)之前，會(huì)先做補(bǔ)償，以防止時(shí)鐘脈沖產(chǎn)生器201試圖校正時(shí)鐘脈沖及相位，來(lái)修正具有相位差的邊緣503。因此，施加于EEE CLK0的相位差量，可由在COREFB信號(hào)中引進(jìn)一相反方向的相位差作為補(bǔ)償，以使時(shí)鐘脈沖產(chǎn)生器201所察覺(jué)到為預(yù)設(shè)的相位差狀態(tài)。
總之，當(dāng)SEL_QE信號(hào)為低電位時(shí)，EEE CLK0信號(hào)的每個(gè)邊緣相對(duì)于EEEE CLK信號(hào)會(huì)具有一預(yù)設(shè)量的相位差，而當(dāng)SEL_QE信號(hào)為高電位時(shí)，則具有一程序化相位差量的相位差。在圖5所示的情況中，時(shí)鐘脈沖相位差控制邏輯205A會(huì)使EEE CLK0的單一上升沿503相對(duì)于啟始EEEE CLK信號(hào)的時(shí)鐘脈沖周期987,645,322的對(duì)應(yīng)上升沿501，多出2個(gè)延遲單位的相位差。所有EEE CLK1-EEE CLKN信號(hào)的對(duì)應(yīng)上升沿也會(huì)具有同樣的相位差。此種調(diào)整目標(biāo)邊緣相位差的方式能辨識(shí)、隔離及分析IC 200的時(shí)序問(wèn)題。例如，IC 200可能因?yàn)橐换蚨喾N制程變化而產(chǎn)生不可預(yù)期的關(guān)鍵路徑時(shí)序問(wèn)題，使其不能以目標(biāo)時(shí)鐘脈沖速度執(zhí)行，或是根本不能工作。一旦判斷出有關(guān)鍵路徑時(shí)序問(wèn)題，則IC 200會(huì)被程序化以調(diào)整及去除此時(shí)序問(wèn)題，而能以目標(biāo)時(shí)鐘脈沖速度來(lái)工作。
圖6是圖2的選取信號(hào)的另一時(shí)序圖，以顯示根據(jù)本發(fā)明的一實(shí)施例，使用時(shí)鐘脈沖相位差控制將EEE CLK0信號(hào)的選取上升沿提前的情形。圖6的時(shí)序圖與圖5類似，包括相同信號(hào)(Y垂直軸)相對(duì)于時(shí)間(X水平軸)的波型。然而，此處時(shí)鐘脈沖相位差控制邏輯205A被程序化為相對(duì)于該預(yù)設(shè)延遲量，使EEE CLK0信號(hào)的上升沿503提前3個(gè)延遲單位，并使COREFB信號(hào)的上升沿507延遲3個(gè)延遲單位。圖6的工作實(shí)質(zhì)上與圖5類似，除了EEE CLK0信號(hào)在時(shí)間T9的上升沿503是上升于EEEE CLK信號(hào)在時(shí)間T1的上升沿501后僅一個(gè)延遲單位。再者，COREFB信號(hào)在時(shí)間T24的上升沿507，是在CORECLK信號(hào)在時(shí)間T17的上升沿505后經(jīng)過(guò)7個(gè)延遲單位才被設(shè)定。若與圖5做比較，則因時(shí)鐘脈沖相位差控制邏輯205A已提供相對(duì)的補(bǔ)償，所以無(wú)論時(shí)鐘脈沖相位差控制邏輯205A所施加的相位差為何，送到時(shí)鐘脈沖產(chǎn)生器201的COREFB信號(hào)都是相同的。
圖7是圖2的選取信號(hào)的另一時(shí)序圖，以顯示根據(jù)本發(fā)明的一實(shí)施例，使用時(shí)鐘脈沖相位差控制將EEE CLK0信號(hào)的選取下降沿延遲的情形。圖7的時(shí)序圖類似圖5及圖6，包括相同信號(hào)(Y垂直軸)相對(duì)于時(shí)間(X水平軸)的波型。然而，此處時(shí)鐘脈沖相位差控制邏輯205A雖以相對(duì)于4單位的預(yù)設(shè)延遲量提前1單位來(lái)程序化，但在時(shí)間T37時(shí)，時(shí)鐘脈沖相位差控制邏輯205A則被程序化為延遲1單位。再者，在另一個(gè)任選的編號(hào)987,800,002時(shí)鐘脈沖周期期間，目標(biāo)邊緣為EEEE CLK信號(hào)在時(shí)間T33的下降沿701。編號(hào)987,800,002的時(shí)鐘脈沖周期產(chǎn)生于EEEE CLK信號(hào)在時(shí)間T30及T31的上升沿之間。前一個(gè)時(shí)鐘脈沖周期987,800,001期間的EEEE CLK信號(hào)的前一個(gè)下降沿產(chǎn)生于時(shí)間T32，而下個(gè)時(shí)鐘脈沖周期987,800,003期間的EEEECLK信號(hào)的下個(gè)下降沿則產(chǎn)生于時(shí)間T34。
在時(shí)鐘脈沖周期987,800,001期間，SEL_QE信號(hào)為低電位，使得CLK0信號(hào)在時(shí)間T35(其為時(shí)間T32經(jīng)4個(gè)延遲單位后的時(shí)間點(diǎn))產(chǎn)生一下降沿。再者，EEE CLK0信號(hào)在時(shí)間T36(其為時(shí)間T30經(jīng)4個(gè)延遲單位后的時(shí)間點(diǎn))會(huì)產(chǎn)生下個(gè)上升沿。在時(shí)間T38，SYNC_QE信號(hào)會(huì)產(chǎn)生脈沖，而在時(shí)間T39，其位于時(shí)間T30之后且位于EEEE CLK信號(hào)在時(shí)間T33的下降沿701之前，SEL_QE信號(hào)會(huì)被設(shè)為高電位。在時(shí)間T40(其為時(shí)間T33的下降沿701經(jīng)5個(gè)延遲單位后的時(shí)間點(diǎn))，時(shí)鐘脈沖相位差控制邏輯205A會(huì)設(shè)定EEE CLK0信號(hào)的下個(gè)下降沿703。在時(shí)間T41，SYNC_QE信號(hào)會(huì)再次產(chǎn)生脈沖，而在時(shí)間T42，其位于EEEE CLK信號(hào)在時(shí)間T31的下個(gè)上升沿之前，SEL_QE信號(hào)會(huì)被設(shè)為低電位。因此，EEE CLK0信號(hào)在時(shí)間T43的下個(gè)上升沿，會(huì)產(chǎn)生于時(shí)間T31經(jīng)4個(gè)延遲單位后的時(shí)間點(diǎn)，而EEE CLK0信號(hào)在時(shí)間T44的后續(xù)下降沿，則產(chǎn)生于EEEE CLK信號(hào)在時(shí)間T34的下個(gè)下降沿經(jīng)4個(gè)延遲單位后的時(shí)間點(diǎn)。以此方式，相對(duì)于EEEE CLK信號(hào)的下降沿701，EEE CLK0信號(hào)的下降沿703會(huì)多具有一延遲單位的相位差。
如前所述，CORECLK信號(hào)會(huì)相對(duì)于EEE CLK0信號(hào)被延遲一延遲量“D”，其中CORECLK信號(hào)包括產(chǎn)生于時(shí)間T45、T46、T47、T48及T49的連續(xù)邊緣，其分別對(duì)應(yīng)于產(chǎn)生于時(shí)間T35、T36、T40、T43及T44的EEECLK0信號(hào)的連續(xù)邊緣，并且分別對(duì)應(yīng)于產(chǎn)生于時(shí)間T50、T51、T54、T57及T58的COREFB信號(hào)的連續(xù)邊緣。當(dāng)SEL_CC信號(hào)為低電位時(shí)，COREFB信號(hào)在時(shí)間T50及T51的邊緣會(huì)分別產(chǎn)生于CORECLK信號(hào)在時(shí)間T45及T46的邊緣經(jīng)4個(gè)延遲單位后的時(shí)間點(diǎn)。在時(shí)間T52，SYNC_CC信號(hào)會(huì)產(chǎn)生脈沖，而在CORECLK信號(hào)的下降沿705之前的時(shí)間T53，SEL_CC信號(hào)會(huì)被設(shè)為高電位。COREFB信號(hào)在時(shí)間T54的下個(gè)下降沿707會(huì)產(chǎn)生于CORECLK信號(hào)的下降沿705經(jīng)3個(gè)延遲單位后的時(shí)間點(diǎn)，用來(lái)補(bǔ)償。在時(shí)間T55，SYNC_CC信號(hào)會(huì)再次產(chǎn)生脈沖，而在時(shí)間T56，SEL_CC信號(hào)會(huì)回到低電位。因此，COREFB信號(hào)在時(shí)間T57及T58的下二個(gè)邊緣，會(huì)分別產(chǎn)生于CORECLK信號(hào)在時(shí)間T48及T49的對(duì)應(yīng)邊緣經(jīng)4個(gè)延遲單位后的時(shí)間點(diǎn)。
在圖7所示的情況中，時(shí)鐘脈沖相位差控制邏輯205A會(huì)使EEE CLK0的單一下降沿703相對(duì)于啟始EEEE CLK信號(hào)的時(shí)鐘脈沖周期987,8005,002的對(duì)應(yīng)下降沿701，多出1個(gè)延遲單位的相位差。所有EEE CLK1-EEE CLKN信號(hào)的對(duì)應(yīng)下降沿也會(huì)具有同樣的相位差。CORECLK信號(hào)會(huì)以EEE CLK0信號(hào)的延遲版的形式送回，以使得對(duì)應(yīng)于下降沿703的CORECLK信號(hào)的下降沿705也會(huì)具有同樣的相位差。時(shí)鐘脈沖相位差控制邏輯205B是由將下降沿707相對(duì)于預(yù)設(shè)的延遲量提前1個(gè)延遲單位，來(lái)修正具有相位差的下降沿703。以此方式，CORECLK信號(hào)在被送到時(shí)鐘脈沖產(chǎn)生器201之前，會(huì)先做補(bǔ)償，如前所述。
圖8是圖2的選取信號(hào)的另一時(shí)序圖，以顯示根據(jù)本發(fā)明的一實(shí)施例，使用時(shí)鐘脈沖相位差控制將EEE CLK0信號(hào)的選取下降沿提前的情形。圖8的時(shí)序圖類似圖7，包括相同信號(hào)(Y垂直軸)相對(duì)于時(shí)間(X水平軸)的波型。然而，此處時(shí)鐘脈沖相位差控制邏輯205A被程序化為相對(duì)于該預(yù)設(shè)延遲量，使EEE CLK0信號(hào)的下降沿703提前2個(gè)延遲單位，并使COREFB信號(hào)的下降沿707延遲2個(gè)延遲單位。圖8的工作實(shí)質(zhì)上與圖7類似，除了在時(shí)間T40的下降沿703下降于EEEE CLK信號(hào)在時(shí)間T33的下降沿701后僅二個(gè)延遲單位。再者，COREFB信號(hào)在時(shí)間T54的下降沿707，是在CORECLK信號(hào)在時(shí)間T47的下降沿705后經(jīng)過(guò)6個(gè)延遲單位才被設(shè)定。若與圖7做比較，則因時(shí)鐘脈沖相位差控制邏輯205A已提供相對(duì)的補(bǔ)償，所以無(wú)論時(shí)鐘脈沖相位差控制邏輯205A所施加的相位差為何，送到時(shí)鐘脈沖產(chǎn)生器201的COREFB信號(hào)都是相同的。
圖9是圖2的選取信號(hào)的另一時(shí)序圖，以顯示根據(jù)本發(fā)明的一實(shí)施例，使用時(shí)鐘脈沖相位差控制將EEE CLK0信號(hào)的兩個(gè)相鄰邊緣提前的情形。圖9的時(shí)序圖類似圖8，包括相同信號(hào)(Y垂直軸)相對(duì)于時(shí)間(X水平軸)的波型。然而，此處時(shí)鐘脈沖相位差控制邏輯205A被程序化為相對(duì)于該預(yù)設(shè)延遲量，使EEE CLK0信號(hào)的下降沿703及后續(xù)上升沿704提前2個(gè)延遲單位，并使COREFB信號(hào)的下降沿707及后續(xù)上升沿708延遲2個(gè)延遲單位。
SYNC_QE信號(hào)在時(shí)間T41的重置脈沖，產(chǎn)生于EEEE CLK信號(hào)在時(shí)間T31的上升沿702之后，是以在上升沿702期間，SEL_QE信號(hào)為高電位。因此，在時(shí)間T31的EEEE CLK信號(hào)上升沿702之后，EEE CLK0信號(hào)在時(shí)間T43的上升沿704也被提前2個(gè)延遲單位。CORECLK信號(hào)在時(shí)間T47及T48的對(duì)應(yīng)下降沿705及上升沿706因而也會(huì)分別提前2個(gè)延遲單位。再者，SYNC_CC信號(hào)在時(shí)間T55的重置脈沖會(huì)產(chǎn)生于CORECLK信號(hào)在時(shí)間T48的上升沿706之后，使得SEL_CC信號(hào)在上升沿706期間為高電位。因此，在時(shí)間T48的CORECLK信號(hào)上升沿706之后，COREFB信號(hào)在時(shí)間T57的對(duì)應(yīng)上升沿708會(huì)被延遲6個(gè)延遲單位。由于在時(shí)間T49的CORECLK信號(hào)下個(gè)下降沿之前，SEL_CC信號(hào)會(huì)變?yōu)榈碗娢?，所以COREFB信號(hào)在時(shí)間T58的后續(xù)下降沿會(huì)產(chǎn)生于CORECLK信號(hào)在時(shí)間T49的下降沿經(jīng)4個(gè)延遲單位后的時(shí)間點(diǎn)，以補(bǔ)償COREFB信號(hào)的時(shí)鐘脈沖及相位，供時(shí)鐘脈沖產(chǎn)生器201用。
圖5至9的時(shí)序圖顯示，對(duì)EEE CLK信號(hào)所選取的任意數(shù)量的時(shí)鐘脈沖邊緣或連續(xù)時(shí)鐘脈沖邊緣，可應(yīng)用時(shí)鐘脈沖相位差控制邏輯205A來(lái)加以延遲或提前。時(shí)鐘脈沖相位差控制邏輯205B則可用來(lái)施加與預(yù)設(shè)相位差值大小相等且方向相反的相位差值，以使時(shí)鐘脈沖產(chǎn)生器201的PLL在工作時(shí)不會(huì)感受到所施加的相位差。
圖10是根據(jù)本發(fā)明的一示范實(shí)施例，顯示了用以調(diào)試IC 200的時(shí)序問(wèn)題的測(cè)試流程圖。在第一方塊1001，由外部測(cè)試端口213，將IC 200耦接至芯片測(cè)試器215。在下個(gè)方塊1003，則選取EEE CLK信號(hào)的一個(gè)或多個(gè)邊緣來(lái)做測(cè)試。在下個(gè)方塊1005，決定每個(gè)選取邊緣所要施加的相位差量。如上所述，不同的相位差量可施加于不同的時(shí)鐘脈沖轉(zhuǎn)態(tài)。在下個(gè)方塊1007，會(huì)將用以測(cè)試IC 200的調(diào)試?yán)坛绦蚧?，以利用所要的相位差量?lái)測(cè)試所選取的邊緣。調(diào)試?yán)炭杀患虞d于芯片測(cè)試器215或測(cè)試邏輯211或前二者的組合，以進(jìn)行執(zhí)行。
在下個(gè)方塊1009，會(huì)執(zhí)行調(diào)試?yán)?，并使IC 200工作，以進(jìn)行測(cè)試。要注意的是，有許多變化例及實(shí)施例可用來(lái)實(shí)施調(diào)試?yán)碳皽y(cè)試程序。在一實(shí)施例中，調(diào)試?yán)淌峭耆詣?dòng)的，在測(cè)試人員啟動(dòng)后，就會(huì)執(zhí)行到完成所規(guī)劃的測(cè)試動(dòng)作，然后自動(dòng)停止。在此種情況下，調(diào)試?yán)虝?huì)進(jìn)行啟動(dòng)、執(zhí)行及完成模擬與測(cè)試所需的所有步驟，以測(cè)試IC 200上潛在的時(shí)序問(wèn)題。在另一實(shí)施例中，調(diào)試?yán)炭梢匀魏尾煌潭鹊幕?dòng)方式來(lái)實(shí)施。在互動(dòng)的情況下，測(cè)試人員與調(diào)試?yán)袒?dòng)合作來(lái)進(jìn)行測(cè)試。例如，調(diào)試?yán)炭赡鼙怀绦蚧癁閱?dòng)與停止一定的次數(shù)，或響應(yīng)預(yù)定觸發(fā)點(diǎn)，如特定的時(shí)鐘脈沖周期編號(hào)或類似項(xiàng)目，來(lái)啟動(dòng)與停止。測(cè)試人員可于任一或更多個(gè)停止點(diǎn)期間修改設(shè)定值，如相位差值及新觸發(fā)點(diǎn)程序化，然后重新啟動(dòng)工作。
在下個(gè)方塊1011，會(huì)將相位差值送到IC 200，并將時(shí)鐘脈沖相位差控制邏輯程序化。例如，在時(shí)鐘脈沖相位差控制邏輯205A及205B內(nèi)的相位調(diào)整邏輯301的存儲(chǔ)器309，會(huì)以所提供的相位差值來(lái)程序化。在一實(shí)施例中，在工作期間，調(diào)試?yán)虝?huì)提供相位差值及/或自動(dòng)將相位調(diào)整邏輯301程序化。在另一實(shí)施例中，在調(diào)試?yán)虉?zhí)行之前，或在預(yù)先排定的停止點(diǎn)期間，測(cè)試人員可手動(dòng)地提供相位差值，并手動(dòng)地將相位調(diào)整邏輯301程序化。
在IC 200的工作期間，時(shí)鐘脈沖控制邏輯會(huì)執(zhí)行數(shù)個(gè)時(shí)鐘脈沖功能，如下個(gè)方塊1013中所述。時(shí)鐘脈沖產(chǎn)生器201會(huì)產(chǎn)生主要的EEEE CLK信號(hào)，并且會(huì)使主要的EEEE CLK信號(hào)與COREFB信號(hào)同步。EEE CLK0信號(hào)的轉(zhuǎn)態(tài)或邊緣會(huì)由時(shí)鐘脈沖相位差控制邏輯205A(其產(chǎn)生EEE CLK0信號(hào))而具有相位差。EEE CLK0信號(hào)是由時(shí)鐘脈沖分布網(wǎng)絡(luò)207，以EEE CLK1-EEECLKN信號(hào)(其會(huì)從時(shí)鐘脈沖相位同步節(jié)點(diǎn)208送回，作為CORECLK信號(hào))的形式，來(lái)復(fù)制及分布。CORECLK信號(hào)的轉(zhuǎn)態(tài)或邊緣會(huì)由時(shí)鐘脈沖相位差控制邏輯205B(其產(chǎn)生COREFB信號(hào)，作為送到時(shí)鐘脈沖產(chǎn)生器的反饋信號(hào))而具有相位差。
在下個(gè)方塊1015，剛好在每個(gè)選取邊緣要產(chǎn)生相位差之前，SYNC信號(hào)(包括SYNC_QE及SYNC_CC信號(hào))會(huì)被設(shè)定或產(chǎn)生脈沖。一開(kāi)始，時(shí)鐘脈沖相位差控制邏輯205A及205B會(huì)處于預(yù)設(shè)狀態(tài)，其中時(shí)鐘脈沖相位差控制邏輯205A會(huì)將預(yù)設(shè)相位差量施加到EEEE CLK信號(hào)的每個(gè)邊緣，而時(shí)鐘脈沖相位差控制邏輯205B則將預(yù)設(shè)相位差量施加到COREECLK信號(hào)的每個(gè)邊緣。在下個(gè)方塊1017，當(dāng)SYNC信號(hào)被設(shè)定或產(chǎn)生脈沖時(shí)，會(huì)施加程序化相位差值，以調(diào)整或改變EEE CLK信號(hào)及COREFB信號(hào)的對(duì)應(yīng)邊緣。在一實(shí)施例中，時(shí)鐘脈沖相位差控制邏輯205B所使用的相位差量，相較于時(shí)鐘脈沖相位差控制邏輯205A所用的相位差量，與預(yù)設(shè)相位差大小相等且方向相反。因此，對(duì)于每個(gè)被延遲的EEE CLK信號(hào)邊緣而言，COREFB信號(hào)的對(duì)應(yīng)邊緣會(huì)被提前相同量，反之亦然。SYNC信號(hào)會(huì)變?yōu)闊o(wú)效或再次設(shè)定，以將時(shí)鐘脈沖相位差控制邏輯方塊205A及205B重置為預(yù)設(shè)狀態(tài)，以施加預(yù)設(shè)相位差量。
在完成測(cè)試之后，在下個(gè)方塊1019，會(huì)儲(chǔ)存測(cè)試結(jié)果，以便于辨識(shí)及分析IC 200中的時(shí)序問(wèn)題。在下個(gè)方塊1021，一旦任何時(shí)序問(wèn)題被偵測(cè)到且隔離出來(lái)，則任何一個(gè)或多個(gè)局部時(shí)鐘脈沖相位差會(huì)由IC 200上的任何合適的程序化裝置(如熔線或EPROM或類似物)來(lái)程序化，而完成測(cè)試。局部時(shí)鐘脈沖相位差的程序化技術(shù)揭示及敘述于申請(qǐng)中的相關(guān)美國(guó)專利申請(qǐng)，標(biāo)題為“用于微調(diào)集成電路的時(shí)鐘脈沖信號(hào)的方法及裝置”中，其在此全部并入做為參考。這種程序化技術(shù)可解決任何所辨識(shí)出的時(shí)序問(wèn)題(如準(zhǔn)備或保持時(shí)序問(wèn)題)，使IC 200可實(shí)施或工作于較高的目標(biāo)時(shí)鐘脈沖。
根據(jù)本發(fā)明的實(shí)施例，本發(fā)明的集成電路時(shí)序調(diào)試裝置及方法的一項(xiàng)優(yōu)點(diǎn)是，可將可控制大小的時(shí)鐘脈沖相位差送到構(gòu)成部件，以偵測(cè)及隔離復(fù)雜的邏輯時(shí)序問(wèn)題。另一項(xiàng)優(yōu)點(diǎn)為，可提供一種用于調(diào)試關(guān)鍵路徑問(wèn)題的裝置，此種問(wèn)題可能會(huì)導(dǎo)致某些部件損壞。第三項(xiàng)優(yōu)點(diǎn)為提供一種技術(shù)，其不同于導(dǎo)致芯片布局需要修改的復(fù)雜技術(shù)(如電子光束分析)，而可由簡(jiǎn)單的測(cè)試分析技術(shù)(如JTAG技術(shù))，量化地測(cè)量及補(bǔ)償制程變化所產(chǎn)生的效應(yīng)。
雖然本發(fā)明及其目的、特征與優(yōu)點(diǎn)已詳細(xì)敘述，其它實(shí)施例也可包含在本發(fā)明的范圍內(nèi)。例如，若需要的話，可增設(shè)額外的陣列式N溝道及P溝道組件階段或?qū)蛹?jí)，以提供更多的延遲。再者，在不脫離本發(fā)明的精神及范圍之下，可修改控制信號(hào)的特定工作方式。例如，SYNC信號(hào)可依電位切換(level-sensitive)，而非脈沖式的。此外，雖然本申請(qǐng)考慮金氧半導(dǎo)體(MOS)型式組件(包括互補(bǔ)MOS及類似組件，如NMOS及PMOS晶體管)方面的應(yīng)用，但是本發(fā)明以類似方式，亦可應(yīng)用于模擬型式的技術(shù)及配置，如雙載子組件及類似組件。
總之，以上所述，僅為本發(fā)明的較佳實(shí)施例而已。所有依本發(fā)明權(quán)利要求所作的均等變化與修飾，均仍屬于本發(fā)明專利的范圍內(nèi)。
權(quán)利要求
1.一種集成電路，其特征在于，包括一可編程時(shí)鐘脈沖相位差邏輯，用以將一程序化相位差量施加到由一同步信號(hào)所選取的一時(shí)鐘脈沖信號(hào)的邊緣；一外部接口；以及一測(cè)試邏輯，耦接至該可編程時(shí)鐘脈沖相位差邏輯及該外部接口，用以使能該程序化相位差量的程序化及該同步信號(hào)的控制。
2.如權(quán)利要求1所述的集成電路，其特征在于，該測(cè)試邏輯執(zhí)行一調(diào)試?yán)?，以將該可編程時(shí)鐘脈沖相位差邏輯程序化，及控制該同步信號(hào)。
3.如權(quán)利要求1所述的集成電路，其特征在于，該測(cè)試邏輯是由該外部接口所耦接的一外接芯片測(cè)試器，而能存取該可編程時(shí)鐘脈沖相位差邏輯，以程序化相位差及控制該同步信號(hào)。
4.如權(quán)利要求1所述的集成電路，其特征在于，還包括一時(shí)鐘脈沖產(chǎn)生器，用以將一主要時(shí)鐘脈沖信號(hào)與一反饋時(shí)鐘脈沖信號(hào)同步化；一第一可編程時(shí)鐘脈沖相位差邏輯方塊，位于該可編程時(shí)鐘脈沖相位差邏輯并耦接至該時(shí)鐘脈沖產(chǎn)生器，用以接收一第一同步信號(hào)，并使該主要時(shí)鐘脈沖信號(hào)具有相位差，以提供一具相位差的主要時(shí)鐘脈沖信號(hào)；一時(shí)鐘脈沖分布網(wǎng)絡(luò)，用以將該具有相位差的主要時(shí)鐘脈沖信號(hào)的多個(gè)副本分布于該集成電路上；一時(shí)鐘脈沖相位同步節(jié)點(diǎn)，用以接收該具有相位差的主要時(shí)鐘脈沖信號(hào)的該些副本，并送回一核心時(shí)鐘脈沖信號(hào)；以及一第二可編程時(shí)鐘脈沖相位差邏輯方塊，位于該可編程時(shí)鐘脈沖相位差邏輯并耦接至該時(shí)鐘脈沖產(chǎn)生器，用以接收一第二同步信號(hào)及該核心時(shí)鐘脈沖信號(hào)，并提供具有補(bǔ)償相位差的該反饋時(shí)鐘脈沖信號(hào)；其中，該測(cè)試邏輯提供對(duì)應(yīng)于該主要時(shí)鐘脈沖信號(hào)的該第一同步信號(hào)，以及對(duì)應(yīng)于該核心時(shí)鐘脈沖信號(hào)的該第二同步信號(hào)。
5.如權(quán)利要求4所述的集成電路，其特征在于，該第一及第二可編程時(shí)鐘脈沖相位差邏輯方塊中的每一個(gè)包括一可編程相位調(diào)整邏輯，耦接為接收一對(duì)應(yīng)同步信號(hào)，其為該第一及第二同步信號(hào)其中一個(gè)，該可編程相位調(diào)整邏輯是用以提供一組顯示該程序化相位差量的延遲位；以及一時(shí)鐘脈沖相位差緩沖器，用以接收該組延遲位及一輸入時(shí)鐘脈沖信號(hào)，該輸入信號(hào)為該主要時(shí)鐘脈沖信號(hào)及該核心時(shí)鐘脈沖信號(hào)的其中一個(gè)，其中，該時(shí)鐘脈沖相位差緩沖器將該輸入時(shí)鐘脈沖信號(hào)延遲該組延遲位所決定的一相位差量。
6.如權(quán)利要求5所述的集成電路，其特征在于，該時(shí)鐘脈沖相位差緩沖器包括多個(gè)循序耦接的緩沖器，具有接收該輸入時(shí)鐘脈沖信號(hào)的一輸入端、至少一中間節(jié)點(diǎn)、以及提供一具相位差時(shí)鐘脈沖信號(hào)的一輸出端；以及至少一陣列的P溝道及N溝道組件，每一該陣列具有接收該組延遲位的多個(gè)輸入端，以及至少一輸出端，耦接至該至少一中間節(jié)點(diǎn)。
7.如權(quán)利要求6所述的集成電路，其特征在于，該至少一陣列的P溝道及N溝道組件中的每一個(gè)包括一N溝道陣列，其包括多個(gè)具有浮接源極的二元分布的N溝道組件，其具有接收來(lái)自于該組延遲位的真值延遲位的輸入端，且具有耦接至該中間節(jié)點(diǎn)的一輸出端，該N溝道陣列也包括一P溝道陣列，其包括多個(gè)具有浮接源極的二元分布的P溝道組件，其具有接收來(lái)自于該組延遲位的互補(bǔ)延遲位的輸入端，且具有耦接至該中間節(jié)點(diǎn)的一輸出端。
8.如權(quán)利要求5所述的集成電路，其特征在于，該第一及第二可編程時(shí)鐘脈沖相位差邏輯方塊中的每一個(gè)還包括一第一組延遲位，位于該組延遲位；一第一時(shí)鐘脈沖相位差緩沖器，用以接收該第一組延遲位，并提供一第一具相位差時(shí)鐘脈沖信號(hào)；一第二組延遲位，顯示一預(yù)設(shè)相位差值，并提供由該對(duì)應(yīng)同步信號(hào)所控制的一選擇信號(hào)；一第二時(shí)鐘脈沖相位差緩沖器，用以接收該輸入時(shí)鐘脈沖信號(hào)及該第二組延遲位，并將該輸入時(shí)鐘脈沖信號(hào)延遲由該第二組延遲位所決定的一預(yù)設(shè)相位差量，以提供一第二具相位差時(shí)鐘脈沖信號(hào)；以及一選擇邏輯，具有接收該第一具相位差時(shí)鐘脈沖信號(hào)的一第一輸入端、接收該第二具相位差時(shí)鐘脈沖信號(hào)的一第二輸入端、接收該選擇信號(hào)的一選擇輸入端、以及提供一選取的具相位差時(shí)鐘脈沖信號(hào)的一輸出端。
9.如權(quán)利要求8所述的集成電路，其特征在于該第一可編程時(shí)鐘脈沖相位差邏輯方塊的該相位調(diào)整邏輯是以一第一相位差值進(jìn)行程序化；以及該第二可編程時(shí)鐘脈沖相位差邏輯方塊的該相位調(diào)整邏輯是以一第二相位差值進(jìn)行程序化，以相對(duì)于該預(yù)設(shè)相位差量，提供與該第一相位差值大小相等且方向相反的一相位差量。
10.一種調(diào)試系統(tǒng)，用以改變一集成電路中一時(shí)鐘脈沖相位差的可控制數(shù)量的時(shí)鐘脈沖周期，該集成電路具有一外部測(cè)試端口，其特征在于，該調(diào)試系統(tǒng)包括整合于該集成電路上的一時(shí)鐘脈沖控制邏輯，包括一延遲方塊，用以延遲一第一時(shí)鐘脈沖信號(hào)中一選定數(shù)量的轉(zhuǎn)態(tài)，以提供一第二時(shí)鐘脈沖信號(hào)，其中該第二時(shí)鐘脈沖信號(hào)中每個(gè)所選取的轉(zhuǎn)態(tài)是依據(jù)一第一同步信號(hào)，而被一預(yù)設(shè)相位差量與一選取相位差量?jī)烧咧凰舆t；以及一測(cè)試邏輯，耦接至該延遲方塊，并可由該外部測(cè)試端口進(jìn)行存取，其使能動(dòng)態(tài)地控制該第一同步信號(hào)，且使能動(dòng)態(tài)地程序化該選取相位差量；以及一芯片測(cè)試器，由該外部測(cè)試端口耦接至該測(cè)試邏輯，用以提供該選取相位差量，并控制該第一同步信號(hào)。
11.如權(quán)利要求10所述的調(diào)試系統(tǒng)，其特征在于，該測(cè)試邏輯執(zhí)行一測(cè)試?yán)蹋湎螺d自提供該選取相位差量且控制該第一同步信號(hào)的該芯片測(cè)試器。
12.如權(quán)利要求10所述的調(diào)試系統(tǒng)，其特征在于，該芯片測(cè)試器執(zhí)行一測(cè)試?yán)?，其通過(guò)該芯片邏輯，提供該選取相位差量且控制該第一同步信號(hào)。
13.如權(quán)利要求10所述的調(diào)試系統(tǒng)，其特征在于，該時(shí)鐘脈沖控制邏輯還包括一時(shí)鐘脈沖產(chǎn)生器，用以將該第一時(shí)鐘脈沖信號(hào)與一反饋時(shí)鐘脈沖信號(hào)同步化；一時(shí)鐘脈沖分布網(wǎng)絡(luò)，依據(jù)該第二時(shí)鐘脈沖信號(hào)，分布至少一第三時(shí)鐘脈沖信號(hào)；一時(shí)鐘脈沖相位同步節(jié)點(diǎn)，用以接收該至少一第三時(shí)鐘脈沖信號(hào)，并送回一核心時(shí)鐘脈沖信號(hào)；以及一補(bǔ)償延遲方塊，用以延遲該第一時(shí)鐘脈沖信號(hào)的該選取轉(zhuǎn)態(tài)所對(duì)應(yīng)的該核心時(shí)鐘脈沖信號(hào)的轉(zhuǎn)態(tài)，以提供該反饋時(shí)鐘脈沖信號(hào)，其中該核心時(shí)鐘脈沖信號(hào)的每一選取轉(zhuǎn)態(tài)是依據(jù)一第二同步信號(hào)，被延遲一預(yù)設(shè)相位差量或一補(bǔ)償相位差量的兩者之一；其中，該測(cè)試邏輯提供對(duì)應(yīng)于該第一時(shí)鐘脈沖信號(hào)的該第一同步信號(hào)，以及對(duì)應(yīng)于該核心時(shí)鐘脈沖信號(hào)的該第二同步信號(hào)。
14.如權(quán)利要求13所述的調(diào)試系統(tǒng)，其特征在于，該補(bǔ)償相位差量是該選取相位差量相對(duì)于該預(yù)設(shè)相位差量的一反向差值。
15.一種由調(diào)整一主要時(shí)鐘脈沖信號(hào)的可控制數(shù)量時(shí)鐘脈沖周期的相位差，以調(diào)試一集成電路的方法，其特征在于，包括提供至少一相位差值至該集成電路；選取該主要時(shí)鐘脈沖信號(hào)的至少一邊緣；以及根據(jù)該至少一相位差值，延遲該主要時(shí)鐘脈沖信號(hào)中一選取數(shù)量的邊緣。
16.如權(quán)利要求15所述的方法，其特征在于，還包括執(zhí)行一調(diào)試?yán)?，以提供該至少一相位差值，并控制至少一同步信?hào)的設(shè)定，以選取該主要時(shí)鐘脈沖信號(hào)的邊緣。
17.如權(quán)利要求16所述的方法，其特征在于，還包括以該調(diào)試?yán)?，將芯片上測(cè)試邏輯程序化。
18.如權(quán)利要求16所述的方法，其特征在于，還包括經(jīng)由耦接至芯片上測(cè)試邏輯的一測(cè)試接口，將一外部芯片測(cè)試器耦接至該集成電路；以及該執(zhí)行一調(diào)試?yán)痰膭?dòng)作包括在該芯片測(cè)試器上執(zhí)行該調(diào)試?yán)?，以控制該集成電路?br> 19.如權(quán)利要求15所述的方法，其特征在于，還包括該延遲該主要時(shí)鐘脈沖信號(hào)中一選取數(shù)量邊緣的動(dòng)作包含相對(duì)于一預(yù)設(shè)相位差量，將該選取邊緣提前或延遲；將該主要時(shí)鐘脈沖信號(hào)與一反饋時(shí)鐘脈沖信號(hào)同步化；將該集成電路上的多個(gè)具相位差的主要時(shí)鐘脈沖信號(hào)分布于一時(shí)鐘脈沖相位同步節(jié)點(diǎn)，其會(huì)送回一核心時(shí)鐘脈沖信號(hào)；以及相對(duì)于該預(yù)設(shè)相位差量，補(bǔ)償該主要時(shí)鐘脈沖信號(hào)的選取邊緣所對(duì)應(yīng)的該核心時(shí)鐘脈沖信號(hào)的邊緣的相位差，以提供該反饋時(shí)鐘脈沖信號(hào)。
20.如權(quán)利要求19所述的方法，其特征在于，還包括將該主要時(shí)鐘脈沖信號(hào)的非選取邊緣及該核心時(shí)鐘脈沖信號(hào)的非對(duì)應(yīng)邊緣二者都延遲該預(yù)設(shè)相位差量。
21.如權(quán)利要求19所述的方法，其特征在于，該補(bǔ)償該些核心時(shí)鐘脈沖信號(hào)邊緣的相位差的動(dòng)作，包括以相對(duì)于該預(yù)設(shè)相位差量的一大小相等且方向相反的量，調(diào)整該些邊緣。
22.如權(quán)利要求19所述的方法，其特征在于，還包括該提供至少一相位差值至該集成電路的動(dòng)作包括將該集成電路上的一第一相位差值及一第二相位差值程序化；該延遲該主要時(shí)鐘脈沖信號(hào)中一選取數(shù)量邊緣的動(dòng)作包括依據(jù)該第一相位差值，將邊緣延遲一相位差量；以及該補(bǔ)償相位差的動(dòng)作包括依據(jù)該第二相位差值，將邊緣延遲一相位差量。
23.如權(quán)利要求22所述的方法，其特征在于，該補(bǔ)償相位差的動(dòng)作包括調(diào)整該第一及第二相位差值，以提供相對(duì)于該預(yù)設(shè)相位差量的大小相等且方向相反的相位差量。
全文摘要
一種用于集成電路(IC)的時(shí)序調(diào)試工具，其能改變主要時(shí)鐘脈沖信號(hào)的可控制數(shù)量時(shí)鐘脈沖周期的選取邊緣的相位差。該調(diào)試工具能辨識(shí)、隔離及分析集成電路上的時(shí)序問(wèn)題。集成電路包括可編程時(shí)鐘脈沖相位差邏輯，以將一程序化相位差量施加于一時(shí)鐘脈沖信號(hào)的選取邊緣。調(diào)試系統(tǒng)包括時(shí)鐘脈沖控制邏輯，其更包括一延遲方塊及測(cè)試邏輯。該延遲方塊用于延遲第一時(shí)鐘脈沖信號(hào)的選取數(shù)量的轉(zhuǎn)態(tài)，以提供第二時(shí)鐘脈沖信號(hào)，其中第二時(shí)鐘脈沖信號(hào)的每一選取轉(zhuǎn)態(tài)會(huì)依據(jù)一同步信號(hào)，被延遲一預(yù)設(shè)相位差量或一程序化相位差量。測(cè)試邏輯能動(dòng)態(tài)地控制此同步信號(hào)，并動(dòng)態(tài)地將該選取相位差量程序化。
文檔編號(hào)H03L7/00GK1529414SQ200410031468
公開(kāi)日2004年9月15日 申請(qǐng)日期2004年3月29日 優(yōu)先權(quán)日2003年10月9日
發(fā)明者達(dá)瑞爾斯·D·蓋斯鑫, 詹姆斯·R·朗勃格, R 朗勃格, 達(dá)瑞爾斯 D 蓋斯鑫 申請(qǐng)人:智慧第一公司