專利名稱：半導(dǎo)體器件和用于半導(dǎo)體器件的時(shí)序調(diào)整方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種半導(dǎo)體器件和用于該半導(dǎo)體器件的時(shí)序調(diào)整方 法，特別地，涉及一種自動(dòng)調(diào)整內(nèi)部時(shí)序的半導(dǎo)體器件和用于該半導(dǎo) 體器件的時(shí)序調(diào)整方法。
背景技術(shù)：
已知內(nèi)部時(shí)序信號(hào)(下面，僅稱為"時(shí)序信號(hào)")用來(lái)控制半導(dǎo) 體器件的電路部件中的每一個(gè)的操作。例如，通過(guò)延遲電路，根據(jù)外 部時(shí)鐘信號(hào)產(chǎn)生時(shí)序信號(hào)。最近，在半導(dǎo)體器件中，已經(jīng)為了減小功 耗量的需求而發(fā)展了降低電源電壓。隨著電源電壓的降低，晶體管的
延遲時(shí)間(tpd)對(duì)于閾值電壓Vth和電源電壓VDD的變化的依賴性增 加。因此，延遲電路中的延遲時(shí)間的變化可能增加。由于延遲電路的 變化的這種增加，可能難以確保半導(dǎo)體器件中的內(nèi)部操作余裕。
作為抑制延遲電路中的延遲時(shí)間的變化的方法，能夠考慮將電阻
元件集成到延遲電路中作為延遲元件。由此，能夠抑制延遲電路的晶 體管中的閾值電壓Vth和電源電壓VDD的變化的影響。結(jié)果，能夠抑 制延遲電路中的延遲時(shí)間的變化。例如，在日本專利No. 3,866,594中 描述的"Delay Circuit, Semiconductor Storage Device and Method for controlling Semiconductor Storage Device"中描述了在延遲電路中使用 電阻元件。
結(jié)合上面的描述，日本專利申請(qǐng)(JP-A-平10-294379 (對(duì)應(yīng)于美 國(guó)專禾廿No. 5,796,993))公開(kāi)了 "Method and Apparatus for Optimization of Semiconductor Device by Using On-chip Confirmation Circuit"。 該方
法優(yōu)化半導(dǎo)體集成電路器件的時(shí)序。該方法包括(a)接收控制延遲量；(b)基于控制延遲量產(chǎn)生修改后的器件時(shí)序；(C)通過(guò)使用芯片上 (on-chip)確認(rèn)電路來(lái)測(cè)試修改后的器件時(shí)序，以確定半導(dǎo)體集成電 路器件是否能夠用作器件；(d)接收新的控制延遲量，其中新的控制 延遲量取代控制延遲量，并且新的控制延遲量不同于控制延遲量；以 及(e)重復(fù)步驟(b)至(e)，以確定用于半導(dǎo)體集成電路器件的最 優(yōu)控制延遲量。
改變延遲電路中的延遲時(shí)間的其他因素包括制造變化。在有電阻 元件的較大制造變化的工藝中，使用電阻元件的延遲電路除受到晶體 管的制造變化影響之外，還受到電阻元件的制造變化影響。因此，即 使能夠抑制晶體管的閾值電壓Vth和電源電壓VDD的變化，但是由于 制造變化的影響，延遲電路中的延遲時(shí)間的變化可能沒(méi)有充分地被減 小。需要一種抑制延遲時(shí)間中包括制造變化的變化的技術(shù)。

發(fā)明內(nèi)容
本發(fā)明的主旨是提供一種半導(dǎo)體器件和時(shí)序調(diào)整方法，其中能夠 抑制延遲電路中的包括制造變化的延遲時(shí)間的變化。
在本發(fā)明的一個(gè)方面中， 一種半導(dǎo)體器件，包括延遲電路，其 被構(gòu)造為基于內(nèi)部設(shè)置數(shù)據(jù)延遲輸入信號(hào)以輸出作為時(shí)序信號(hào)；延遲 確定部件，其被構(gòu)造為基于多個(gè)延遲信號(hào)，確定通過(guò)延遲時(shí)序信號(hào)獲 得的多個(gè)延遲信號(hào)中的每一個(gè)的延遲狀態(tài)；以及程序部件，其被構(gòu)造 為基于延遲狀態(tài)改變內(nèi)部設(shè)置數(shù)據(jù)。
在本發(fā)明的另一方面中，通過(guò)以下步驟獲得半導(dǎo)體器件的調(diào)整時(shí) 序的方法由延遲電路基于內(nèi)部設(shè)置數(shù)據(jù)延遲輸入信號(hào)以輸出作為時(shí) 序信號(hào)；基于多個(gè)延遲信號(hào)，確定通過(guò)順序地延遲時(shí)序信號(hào)獲得的多 個(gè)延遲信號(hào)中的每一個(gè)的延遲狀態(tài)；以及基于延遲狀態(tài)改變內(nèi)部設(shè)置 數(shù)據(jù)，從而時(shí)序信號(hào)接近最優(yōu)信號(hào)。在本發(fā)明的再一方面中， 一種半導(dǎo)體器件包括第一電路，其被 構(gòu)造為根據(jù)輸入信號(hào)產(chǎn)生多個(gè)輸出信號(hào)；以及確定電路，其被構(gòu)造為 基于預(yù)定時(shí)段期間多個(gè)輸出信號(hào)的狀態(tài)調(diào)整輸入信號(hào)。
根據(jù)本發(fā)明，能夠提供能夠抑制延遲電路中包括制造變化的延遲 時(shí)間的變化的半導(dǎo)體器件。


結(jié)合附圖從某些優(yōu)選實(shí)施例的下列描述，本發(fā)明的上述及其他目 的、優(yōu)點(diǎn)和特點(diǎn)將更加明顯，其中
圖1是示出根據(jù)本發(fā)明實(shí)施例的半導(dǎo)體器件的構(gòu)造的框圖2是示出根據(jù)本發(fā)明實(shí)施例的外圍電路的構(gòu)造的示例的框圖3是示出根據(jù)本發(fā)明實(shí)施例的單元陣列核心(core)的構(gòu)造的示
意圖4A和4B是示出根據(jù)本發(fā)明實(shí)施例的延遲電路的示例的電路
圖5是根據(jù)本發(fā)明實(shí)施例的半導(dǎo)體器件的時(shí)序調(diào)整方法的時(shí)序
圖6是根據(jù)本發(fā)明實(shí)施例的半導(dǎo)體器件的時(shí)序調(diào)整方法的時(shí)序
圖7是根據(jù)本發(fā)明實(shí)施例的半導(dǎo)體器件的時(shí)序調(diào)整方法的時(shí)序
圖8是示出根據(jù)本發(fā)明實(shí)施例的延遲確定部件的構(gòu)造的另一示例 的框圖9是示出根據(jù)本發(fā)明實(shí)施例的延遲電路的另一示例的電路以及
圖IO是示出根據(jù)本發(fā)明實(shí)施例的延遲電路的再一示例的電路圖。
具體實(shí)施例方式
下面，將參考附圖詳細(xì)描述根據(jù)本發(fā)明的半導(dǎo)體器件。
7圖1是示出根據(jù)本發(fā)明實(shí)施例的半導(dǎo)體器件的構(gòu)造的框圖。半導(dǎo) 體器件1被示例為存儲(chǔ)器或混合存儲(chǔ)器LSI (大規(guī)模集成電路)。半導(dǎo)
體器件1包括單元陣列核心3和外圍電路4。單元陣列核心3和外圍電 路4用作存儲(chǔ)器并被示例為DRAM核心。
單元陣列核心3在外圍電路4的控制下存儲(chǔ)數(shù)據(jù)。對(duì)于該控制， 使用來(lái)自之后將描述的外圍電路4的控制電路7的時(shí)序信號(hào)。單元陣 列核心3具有多個(gè)單元陣列核心3-1至3-n (n是自然數(shù))。下面，這 些核心可以被僅僅稱為單元陣列核心3，除非它們需要被特別地區(qū)分。 單元陣列核心3包括單元陣列(Cell) 51、字線驅(qū)動(dòng)部件(WD) 52和 讀出放大器部件(SA) 53。單元陣列51包括矩陣中的多條字線WL、 多條位線BL和布置在多條字線WL與多條位線BL (Bit)的交叉點(diǎn)處 的多個(gè)單元36。字線驅(qū)動(dòng)部件52具有字線驅(qū)動(dòng)電路21、位線預(yù)充電 電路22和行解碼器(未示出)。讀出放大器部件53具有多個(gè)讀出放 大器和讀出放大器驅(qū)動(dòng)電路23。
圖3是示意地示出本實(shí)施例中的單元陣列核心的構(gòu)造的電路圖。 單元陣列核心3具有位線Bit (T)和Bit (N)、字線WL、存儲(chǔ)單元 36、預(yù)充電控制線PDL、讀出放大器控制線SAP和SAN、字線驅(qū)動(dòng)電 路31、位線預(yù)充電驅(qū)動(dòng)電路32、讀出放大器驅(qū)動(dòng)電路33、讀出放大器 34和預(yù)充電電路37。
位線Bit (T)和Bit (N)在Y方向上延伸。位線Bit (T)和Bit (N)通過(guò)外圍電路4的列解碼器(未示出)來(lái)進(jìn)行選擇。字線WL在 正交于Y方向的X方向上延伸并被連接到字線驅(qū)動(dòng)電路21。字線WL 通過(guò)行解碼器(未示出)進(jìn)行選擇。存儲(chǔ)單元36被設(shè)置在位線Bit(T)' 和Bit (N)與字線WL的交叉點(diǎn)。存儲(chǔ)單元36包括選擇晶體管Qc和 單元電容Cs。字線驅(qū)動(dòng)電路31將用于驅(qū)動(dòng)存儲(chǔ)單元36的選擇晶體管Qc的電壓 (對(duì)于高狀態(tài)為VPP (例如，2.5V)并且對(duì)于低狀態(tài)為VKK (例如， 0.4V))提供到字線WL。讀出放大器驅(qū)動(dòng)電路33通過(guò)讀出放大器控 制線SAP、 SAN分別將用于驅(qū)動(dòng)讀出放大器34的電壓(高側(cè)VDD (例 如，1.0V)和低側(cè)GND (例如，0V))提供到讀出放大器34。基于從 讀出放大器驅(qū)動(dòng)電路33或其它控制電路提供的控制信號(hào)cps和Aps，讀 出放大器34檢測(cè)一對(duì)位線Bit (T)和Bit (N)之間的電壓差并放大該 差值?；谠摲糯蟮碾妱?shì)差，讀取存儲(chǔ)單元36中的數(shù)據(jù)。預(yù)充電電路 37將該對(duì)位線Bit (T)和Bit (N)預(yù)充電到基準(zhǔn)電壓VDD/2。位線預(yù) 充電控制電路32通過(guò)預(yù)充電控制線PDL將用于驅(qū)動(dòng)預(yù)充電電路37的 電壓(對(duì)于高狀態(tài)為VPD (例如，1.2V)并且對(duì)于低狀態(tài)為GND (例 如，0V))提供到預(yù)充電電路37。如下所述，通過(guò)來(lái)自外圍電路4的 控制電路7的控制信號(hào)，控制提供上面的每個(gè)電壓所處的時(shí)序。
再次參考圖1，半導(dǎo)體器件1中包括的外圍電路4控制單元陣列 核心3。外圍電路4具有BIST(內(nèi)建自測(cè)(Built In Self Test))電路5、 程序電路6、控制電路7和I/0部件8。
控制電路7控制單元陣列核心3的操作?？刂齐娐?具有延遲部 件7a (之后將描述)用于產(chǎn)生時(shí)序信號(hào)，該時(shí)序信號(hào)用于控制每個(gè)電 路的操作。延遲部件7a基于內(nèi)部設(shè)置產(chǎn)生通過(guò)由延遲電路延遲諸如外 部時(shí)鐘信號(hào)的輸入信號(hào)獲得的時(shí)序信號(hào)(例如，Sl、 S2、 S3、 T)。產(chǎn) 生的時(shí)序信號(hào)Sl至S3被輸出到單元陣列核心3，并且產(chǎn)生的時(shí)序信號(hào) T被輸出到BIST電路5。
BIST電路5測(cè)試半導(dǎo)體器件1的操作。BIST電路5包括延遲確 定部件5a(之后將描述)，用于基于由延遲部件7a產(chǎn)生的時(shí)序信號(hào)T 確定時(shí)序信號(hào)T的延遲狀態(tài)。該延遲狀態(tài)由，例如，延遲量的大小和 程度以及與輸入信號(hào)的相關(guān)性來(lái)表示。時(shí)序信號(hào)T的延遲狀態(tài)對(duì)應(yīng)于 時(shí)序信號(hào)Sl至S3的延遲狀態(tài)。已確定的延遲狀態(tài)被輸出到程序電路6。程序電路6執(zhí)行半導(dǎo)體器件1的每個(gè)電路的編程。程序電路6包
括延遲程序電路6a，用于基于由延遲確定部件5a確定的延遲狀態(tài)產(chǎn)生 將延遲部件7a的內(nèi)部設(shè)置改變?yōu)樽顑?yōu)值的延遲改變信號(hào)K。延遲程序 電路6a輸出延遲改變信號(hào)K到延遲部件7a。延遲部件7a根據(jù)延遲改 變信號(hào)K改變延遲電路中的信號(hào)延遲量。
I/O部件8輸入數(shù)據(jù)到單元陣列核心并從單元陣列核心3輸出數(shù) 據(jù)。I/O部件8包括列解碼器和I/O緩沖器(未示出)。
圖2是示出根據(jù)本實(shí)施例的外圍電路構(gòu)造的示例的框圖。外圍電 路4包括控制電路7中的延遲部件7a、 BIST電路5中的延遲確定部件 5a以及程序電路6中的延遲程序電路6a。
延遲部件7a包括彼此串聯(lián)連接的多個(gè)延遲電路11，以產(chǎn)生用于控 制各個(gè)電路的操作的多個(gè)時(shí)序信號(hào)。每個(gè)延遲電路11中的輸入信號(hào)的 延遲量能夠被獨(dú)立地設(shè)置。在圖2中所示的示例中，包括延遲電路11-1 至11-3。但是，本發(fā)明的延遲電路的數(shù)目不局限于該示例，并且可以 包括任何數(shù)目的延遲電路。B卩，基于作為輸入信號(hào)的時(shí)鐘信號(hào)Cl，延 遲電路11-1通過(guò)根據(jù)內(nèi)部設(shè)置延遲時(shí)鐘信號(hào)Cl產(chǎn)生時(shí)序信號(hào)Sl。然 后，時(shí)序信號(hào)Sl被輸出到單元陣列核心3，例如，作為用于字線驅(qū)動(dòng) 電路31中的字線WL的時(shí)序信號(hào)。在該時(shí)序，字線WL的電壓(WORD) 從VKK升壓到VPP。
基于時(shí)序信號(hào)Sl，延遲電路11-2通過(guò)根據(jù)內(nèi)部設(shè)置延遲時(shí)序信號(hào) S1產(chǎn)生時(shí)序信號(hào)S2。然后，時(shí)序信號(hào)S2被輸出到單元陣列核心3，例 如，作為讀出放大器使能信號(hào)SE (cps， Aps)和用于讀出放大器驅(qū)動(dòng)電 路33的讀出放大器控制線SAP和SAN的時(shí)序信號(hào)。在該時(shí)序，位線 Bit (T)和Bit (N)的電壓BIT被升壓至VDD和降低至GND，從而 讀取數(shù)據(jù)?；跁r(shí)序信號(hào)S2，延遲電路11-3通過(guò)根據(jù)內(nèi)部設(shè)置延遲時(shí)序信號(hào)
S2產(chǎn)生時(shí)序信號(hào)S3。然后，時(shí)序信號(hào)S3被輸出到單元陣列核心3，例 如，作為用于字線驅(qū)動(dòng)電路31的字線WL的時(shí)序信號(hào)、用于讀出放大 器控制線SAP和SAN的時(shí)序信號(hào)以及用于位線預(yù)充電控制電路32的 預(yù)充電控制線PDL的時(shí)序信號(hào)(EQ)。在該時(shí)序，字線WL的電壓 (WORD)從VPP降低至VKK，并且位線Bit (T)禾CI Bit (N)的電 壓BIT被預(yù)充電至VDD/2。
圖4A是示出根據(jù)本實(shí)施例的延遲電路的示例的電路圖。如圖4A 中所示，延遲電路11具有電阻控制部件41和彼此串聯(lián)連接的第一級(jí) 中的電路和第二級(jí)中的電路。
基于來(lái)自延遲程序電路6a的延遲改變信號(hào)K (之后將描述)，電 阻控制部件41產(chǎn)生控制信號(hào)Kl (Kll至Kip)并提供控制信號(hào)Kl到 電阻部件42-l，并且產(chǎn)生控制信號(hào)K2 (K21至K2p)并提供控制信號(hào) K2到電阻部件42-2。電阻控制部件41預(yù)先具有表示延遲改變信號(hào)K 和控制信號(hào)K1 (Kll至Klp)以及控制信號(hào)K2 (K21至K2p)之間的 關(guān)系的數(shù)據(jù)。
第一級(jí)中的電路包括第一反相器INV1、電阻部件42-l和MOS電 容器。第一反相器INV1是CMOS型反相器并具有PMOS晶體管MP101 和NMOS晶體管MN101。黑點(diǎn)表示較低(lower)閾值電壓型晶體管。 PMOS晶體管MP101的源極被連接到電源VDD。NMOS晶體管MN101 的源極被連接到電源GND。 NMOS晶體管MN101的柵極和PMOS晶 體管MP101的柵極的公共連接被連接到輸入端IN，并且NMOS晶體 管MN101的漏極和PMOS晶體管MP101的漏極的公共連接被連接到 電阻部件42-l的一端。
例如，如圖4B中所示，電阻部件42-l包括主電阻R0和校正電阻Rl至Rp (p是自然數(shù))。主電阻R0和校正電阻R1至Rp被彼此串聯(lián) 連接。主電阻R0確定電阻部件42-1的主電阻值。校正電阻Rl至Rp 分別被并聯(lián)連接到晶體管TrR1至TrRP。來(lái)自電阻控制部件41的控制信 號(hào)Kll至Klp分別被提供給晶體管TrR1至TrRP的柵極?；诳刂菩盘?hào) Kll至Klp，晶體管Tr5u至TrRp分別選擇或不選擇校正電阻Rl至Rp。 結(jié)果，與R0+ (被晶體管選擇的電阻的電阻值的總和) 一樣，能夠使 得電阻部件42-l的電阻值可以變化。
MOS電容器具有PMOS晶體管MP103。 PMOS晶體管MP103的 柵極被連接到電阻部件42-1的另一端，并且PMOS晶體管MP103的 源極和漏極被連接到電源電壓VDD作為PMOS晶體管MP103的基底 柵極電勢(shì)。
第二級(jí)中的電路包括第二反相器INV2、電阻部件42-2和MOS電 容器。第二反相器INV2是CMOS型反相器并具有PMOS晶體管MP102 和NMOS晶體管MN102。 PMOS晶體管MP102的源極被連接到電源 VDD。 NMOS晶體管MN102的源極被連接到電源GND。 NMOS晶體 管MN102的柵極和PMOS晶體管MP102的柵極的公共連接被連接到 PMOS晶體管MP103的柵極和電阻部件42-1之間的連接點(diǎn)，并且 NMOS晶體管MN102的漏極和PMOS晶體管MP102的漏極的公共連 接被連接到電阻部件42-2的一端。
由于電阻部件42-2與電阻部件42-1除了下述不同之外相同，即不 同之處在于從電阻控制部件41提供控制信號(hào)K21至K2p而不是控制信 號(hào)Kll至Klp，因此省略對(duì)其的描述。結(jié)果，與R0+(被晶體管選擇 的電阻的電阻值的總和) 一樣，電阻部件42-2的電阻值能夠被使得可 以變化。MOS電容器具有MOS晶體管MN103。 MOS晶體管MN103 的柵極被連接到電阻部件42-2的另一端和輸出端OUT,并且MOS晶 體管MN103的源極和漏極被連接到接地電源GND作為NMOS晶體管 NM103的基底柵極電勢(shì)。在延遲電路11中，第一反相器INV1反轉(zhuǎn)提供給輸入端IN的信
號(hào)并輸出反轉(zhuǎn)后的信號(hào)，然后，第二反相器INV2反轉(zhuǎn)第一反相器INV1 的輸出，并輸出反轉(zhuǎn)后的信號(hào)。由此，從輸出端OUT輸出根據(jù)提供給 輸入端IN的信號(hào)延遲的與輸入信號(hào)同相的信號(hào)。盡管圖4A示出了兩 級(jí)反相器，但是也可以使用四級(jí)或六級(jí)反相器。當(dāng)延遲電路要將與提 供給輸入端IN的信號(hào)相反相位的信號(hào)輸出時(shí)，使用奇數(shù)級(jí)反相器。
延遲電路11與日本專利3,866,594中描述的延遲電路除了以下方 面之外相同，即電阻部件42的電阻值可變(提供了電阻部件42-1和 42-2以及電阻控制部件41)。由于延遲電路集成了電阻元件作為延遲 元件，因此能夠抑制延遲電路中電源電壓VDD和晶體管的閾值電壓 Vth的變化的影響。
參考圖2,延遲確定部件5a具有延遲信號(hào)產(chǎn)生部件23和延遲評(píng)估 部件20。延遲信號(hào)產(chǎn)生部件23順序地延遲從延遲部件7a輸出的最后 時(shí)序信號(hào)S，并產(chǎn)生多個(gè)延遲信號(hào)T。但是，多個(gè)延遲信號(hào)T由多個(gè)延 遲單元21產(chǎn)生，并且多個(gè)延遲單元21的輸出是多個(gè)延遲信號(hào)T。
在圖2中所示的示例中，來(lái)自三個(gè)延遲單元22-1至22-3的輸出被 定義為三個(gè)延遲信號(hào)T1至T3。 g卩，延遲單元21-1延遲作為最后的時(shí) 序信號(hào)S3的時(shí)序信號(hào)T。延遲單元21-1的輸出是延遲信號(hào)Tl。延遲 單元21-2延遲延遲信號(hào)T1。延遲單元21-2的輸出是延遲信號(hào)T2。延 遲單元21-3延遲延遲信號(hào)T2。延遲單元21-3的輸出是延遲信號(hào)T3。 但是，本發(fā)明的延遲單元的數(shù)目不限于該示例，并且可以使用任何數(shù) 目的延遲單元來(lái)產(chǎn)生任何數(shù)目的延遲信號(hào)。
延遲評(píng)估部件20基于多個(gè)延遲信號(hào)T在某一時(shí)間點(diǎn)確定多個(gè)延遲 信號(hào)T中的每一個(gè)的延遲狀態(tài)。即，在某一時(shí)間點(diǎn)，通過(guò)鎖存電路22 同時(shí)鎖存多個(gè)延遲信號(hào)T，并通過(guò)確定電路24確定被鎖存的信號(hào)的值。
13在圖2中所示的示例中，在時(shí)鐘信號(hào)C2 (從Cl開(kāi)始1個(gè)時(shí)鐘之 后的時(shí)鐘信號(hào))，分別通過(guò)鎖存電路22-1至22-3同時(shí)鎖存三個(gè)延遲信 號(hào)T1至T3，并且被鎖存的信號(hào)的值被輸出到確定電路24。例如，當(dāng) 在某一時(shí)間時(shí)序信號(hào)T (S3)從低變?yōu)楦邥r(shí)，在自時(shí)序信號(hào)T起的延 遲單元21-1的延遲量之后，延遲信號(hào)Tl從低變?yōu)楦?。在自延遲信號(hào) Tl起的延遲單元21-2的延遲量之后，延遲信號(hào)T2從低變?yōu)楦?。在?延遲信號(hào)T2起的延遲單元21-3的延遲量之后，延遲信號(hào)T從低變?yōu)?br> 此時(shí)，取決于當(dāng)鎖存電路22-1至22-3同時(shí)被操作時(shí)的時(shí)序，以下 四種情況是可能的(l)延遲信號(hào)Tl至T3中的任何一個(gè)都不變?yōu)楦撸?(2)只有延遲信號(hào)T1變?yōu)楦撸?3)延遲信號(hào)T1和T2變?yōu)楦撸约?(4)所有延遲信號(hào)T1至T3變?yōu)楦摺?br> 確定電路24將關(guān)于延遲狀態(tài)的數(shù)據(jù)輸出到程序電路6a， g口，在上 述示例中，在上述情況(1)中，延遲信號(hào)(Tl， T2， T3)=延遲狀態(tài) (0， 0， 0)，在上述情況(2)中，延遲信號(hào)(Tl， T2， T3)=延遲狀 態(tài)(1, 0， 0)，在上述情況(3)中，延遲信號(hào)(Tl， T2， T3)=延遲 狀態(tài)(1， 1， 0)，以及在上述情況(4)中，延遲信號(hào)(Tl， T2， T3) =延遲狀態(tài)(1， 1， 1)。
基于從確定電路24輸出的關(guān)于延遲狀態(tài)的數(shù)據(jù)，延遲程序電路 6a產(chǎn)生延遲改變信號(hào)K用于將預(yù)先根據(jù)延遲狀態(tài)設(shè)置的延遲部件7的 內(nèi)部設(shè)置改變?yōu)樽顑?yōu)值，并輸出該延遲改變信號(hào)K到延遲部件7a的每 個(gè)延遲電路11。延遲程序電路6a預(yù)先具有表示關(guān)于延遲狀態(tài)的數(shù)據(jù)和 輸出的延遲改變信號(hào)K之間的關(guān)系的數(shù)據(jù)。
基于以下概念設(shè)置延遲改變信號(hào)K。的時(shí)序中的變化導(dǎo)致發(fā)生上述多種情況((1)
至(4))。例如，在設(shè)計(jì)中上述情況(2)中的時(shí)序是最優(yōu)的情況下， 在上述情況(1)中，時(shí)序信號(hào)S3 (T)的時(shí)序太早，在上述情況(3) 中，時(shí)序信號(hào)S3 (T)的時(shí)序太遲，并且在上述情況(4)中的時(shí)序信 號(hào)S3 (T)的時(shí)序與情況(3)中的時(shí)序相比太遲。
可以理解，由于由制造變化的影響所引起的延遲電路11-1至11-3 的延遲量中的變化導(dǎo)致發(fā)生時(shí)序信號(hào)S3 (T)的時(shí)序中的這種變化。特 別地，在如圖4A和4B所示的使用電阻元件的延遲電路中，由于電源 電壓VDD的影響和晶體管的閾值電壓Vth的影響被抑制，因此制造變 化的影響很大。由此，通過(guò)取決于多種情況的每一種，調(diào)整每個(gè)延遲 電路11-1至11-3的延遲量，能夠優(yōu)化時(shí)序信號(hào)S3 (T)的時(shí)序(例如， 在上述情況(2)中)。例如，在上述情況(1)中，延遲電路11-1至 11-3中的每一個(gè)的延遲量可以減??；在上述情況(3)中，延遲電路11-1 至11-3中的每一個(gè)的延遲量可以增加；并且在上述情況(4)中，可以 使延遲電路11-1至11-3中的每一個(gè)的延遲量大于情況(3)中的延遲 量。具體地，在上述情況(1)中，延遲改變信號(hào)K變?yōu)橛糜跍p小延遲 電路ii_i至11_3中的每一個(gè)的延遲量的信號(hào)。在延遲程序電路6a中 預(yù)設(shè)減小的程度。在上述情況(3)中，延遲改變信號(hào)K變?yōu)橛糜谠黾?延遲電路11-1至11-3中的每一個(gè)的延遲量的信號(hào)。在延遲程序電路6a 中預(yù)設(shè)增加的程度。在上述情況(4)中，延遲改變信號(hào)K變?yōu)橛糜谑?延遲電路11-1至11-3中的每一個(gè)的延遲量大于上述情況(3)中的延 遲量的信號(hào)。在延遲程序電路6a中預(yù)設(shè)增加的程度。
基于延遲改變信號(hào)K，延遲部件7a的延遲電路11-1至11-3中的 每一個(gè)響應(yīng)于由電阻控制部件41產(chǎn)生的控制信號(hào)Kll至Klp和控制信 號(hào)K21至K2p，改變電阻部件42-1和42-2。因此，延遲電路11-1至 11-3中的每一個(gè)的延遲量被改變。
可以理解，延遲電路11-1至11-3基本上相等地受半導(dǎo)體器件的制造變化的影響。因此，可以理解，因?yàn)檠舆t電路11-1至11-3中的每一 個(gè)具有類似的制造變化，因此發(fā)生時(shí)序信號(hào)S3中的變化。在本實(shí)施例
中，通過(guò)如上所述改變延遲電路11-1至11-3中的每一個(gè)的延遲量，能 夠防止由于制造變化的影響導(dǎo)致的延遲電路11-1至11-3的延遲量中的 變化所引起的時(shí)序信號(hào)S1至S3 (T)的時(shí)序中的變化。
根據(jù)本發(fā)明，如上所述，提供自測(cè)電路和調(diào)整電路(延遲確定部 件5a和延遲程序電路6a)，以調(diào)整由于制造變化引起的延遲電路的器 件特性的變化。即，測(cè)試電路(延遲確定部件5a)確定由晶體管元件 和電阻元件中的變化的影響引起的延遲電路的延遲時(shí)間變化的狀態(tài)。 該結(jié)果(延遲量大/小)通過(guò)調(diào)整電路(延遲程序電路6a)(延遲路徑 被縮短/延長(zhǎng))反饋到延遲電路(延遲電路11-1至11-3)。以此方式， 能夠校正內(nèi)部時(shí)序中的改變(shift)(時(shí)序信號(hào)S1至S3)。
反饋調(diào)整量能夠被存儲(chǔ)在程序電路(延遲程序電路6a)中。每當(dāng) 包括半導(dǎo)體器件l的設(shè)備通電時(shí)，存儲(chǔ)在程序電路6a中的數(shù)據(jù)能夠被 取到延遲電路11-1至11-3中的每一個(gè)中。結(jié)果，在半導(dǎo)體器件l的制 造過(guò)程中以及在半導(dǎo)體器件的使用過(guò)程中，能夠在初始測(cè)試中調(diào)整延 遲電路11-1至11-3。
當(dāng)單元陣列核心3的存儲(chǔ)區(qū)大時(shí)，來(lái)自具有最小內(nèi)部余裕的最遠(yuǎn) 單元陣列核心(圖1中的單元陣列核心3-l)的內(nèi)部時(shí)序信號(hào)T'能夠用 于確定。因此，即使當(dāng)單元陣列核心3的存儲(chǔ)區(qū)大時(shí)，延遲電路也能 夠被適當(dāng)?shù)卣{(diào)整。
接下來(lái)，將主要參考圖2和圖5至7描述根據(jù)本實(shí)施例的半導(dǎo)體 器件的時(shí)序調(diào)整方法(半導(dǎo)體器件的操作)。圖5至7示出根據(jù)本實(shí) 施例的半導(dǎo)體器件的時(shí)序調(diào)整方法中的時(shí)序圖。圖5至7的(a)部分 示出了時(shí)鐘信號(hào)CLK，圖5至7的(b)部分示出了時(shí)序信號(hào)S1，圖5 至7的(c)部分示出了時(shí)序信號(hào)S2，并且圖5至7的(d)示出了時(shí)
16序信號(hào)S3。圖5至7的(e)部分示出了延遲信號(hào)Tl，圖5至7的(f) 部分示出了延遲信號(hào)T2，并且圖5至7的(g)部分示出了延遲信號(hào) T3。這里，將描述三個(gè)時(shí)序信號(hào)(Sl至S3)和三個(gè)延遲信號(hào)(Tl至 T3)的情況。
首先，參考圖5，將描述時(shí)序信號(hào)Sl至S3為最優(yōu)的情況。如圖5 中所示，時(shí)鐘信號(hào)CLK被提供給控制電路7的延遲部件7a。在時(shí)間t10， 時(shí)鐘信號(hào)CLK被設(shè)為高狀態(tài)(第一時(shí)鐘Cl)。響應(yīng)于此，經(jīng)過(guò)時(shí)段 All之后，在時(shí)間tll，從延遲電路11-1輸出的時(shí)序信號(hào)Sl被設(shè)為高 狀態(tài)。時(shí)序信號(hào)S1的高狀態(tài)被傳輸?shù)絾卧嚵泻诵?，并且因此，進(jìn) 行預(yù)定的操作。
如上所述，在時(shí)間tll，時(shí)序信號(hào)Sl被設(shè)為高狀態(tài)。響應(yīng)于此， 經(jīng)過(guò)時(shí)段A12之后，在時(shí)間U2，從延遲電路11-2輸出的時(shí)序信號(hào)S2 被設(shè)為高狀態(tài)。時(shí)序信號(hào)S2的高狀態(tài)被傳輸?shù)絾卧嚵泻诵?，并且 因此，進(jìn)行預(yù)定的操作。
如上所述，在時(shí)間tl2，時(shí)序信號(hào)S2被設(shè)為高狀態(tài)。響應(yīng)于此， 經(jīng)過(guò)時(shí)段A13之后，在時(shí)間tl3，從延遲電路11-3輸出的時(shí)序信號(hào)S3 被設(shè)為高狀態(tài)。時(shí)序信號(hào)S3的高狀態(tài)被傳輸?shù)絾卧嚵泻诵?，并且 因此，進(jìn)行預(yù)定的操作。
作為時(shí)序信號(hào)S3的時(shí)序信號(hào)T被提供給延遲確定部件5a。在時(shí) 間tl3，時(shí)序信號(hào)S3 (時(shí)序信號(hào)T)被設(shè)為高狀態(tài)。響應(yīng)于此，經(jīng)過(guò)時(shí) 段Aa之后，在時(shí)間tal，從延遲單元21-1輸出的延遲信號(hào)T1被設(shè)為高 狀態(tài)。延遲信號(hào)T1的高狀態(tài)被傳輸?shù)芥i存電路22-l。
如上所述，在時(shí)間tal，延遲信號(hào)Tl被設(shè)為高狀態(tài)。響應(yīng)于此， 經(jīng)過(guò)時(shí)段Ab之后，在時(shí)間tbl，從延遲單元21-2輸出的延遲信號(hào)T2 被設(shè)為高狀態(tài)。延遲信號(hào)T2的高狀態(tài)被傳輸?shù)芥i存電路22-2。如上所述，在時(shí)間tbl，延遲信號(hào)T2被設(shè)為高狀態(tài)。響應(yīng)于此，
經(jīng)過(guò)時(shí)段Ac之后，在時(shí)間tcl，從延遲單元21-3輸出的延遲信號(hào)T3被 設(shè)為高狀態(tài)。延遲信號(hào)T3的高狀態(tài)被傳輸?shù)芥i存電路22-3。
與延遲信號(hào)TI至T3的狀態(tài)無(wú)關(guān)，在時(shí)間t100，在第一時(shí)鐘Cl 之后時(shí)鐘信號(hào)CLK被設(shè)為高狀態(tài)(第二時(shí)鐘C2)。響應(yīng)于此，在該時(shí) 間點(diǎn)，所有鎖存電路22-1至22-3鎖存延遲信號(hào)Tl至T3的值。如圖5 中所示，在時(shí)間t100，延遲信號(hào)(Tl， T2， T3)的狀態(tài)是(H， L， L)， 即，(1， 0， 0)。由此，確定電路24將作為延遲信號(hào)(Tl， T2, T3) 的狀態(tài)的(1， 0， 0)輸出到延遲程序電路6a。
當(dāng)延遲信號(hào)(Tl， T2， T3)的狀態(tài)是(1， 0， 0)時(shí)，延遲程序 電路6a將預(yù)置延遲改變信號(hào)K輸出到延遲部件7a。在延遲部件7a中， 延遲電路11-1至11-3中的每一個(gè)根據(jù)延遲改變信號(hào)K調(diào)整延遲量。在 此情況下，由于延遲部件7a的延遲量是最優(yōu)的，因此沒(méi)有任何延遲改 變信號(hào)K被輸出。因此，延遲部件7a的延遲量沒(méi)有被改變，并且保持 最優(yōu)值。
接下來(lái)，將參考圖6描述與時(shí)序信號(hào)Sl至S3為最優(yōu)的情況相比 較，時(shí)序較早的情況。圖6示出了從t10 (第一時(shí)鐘C1)至t23 (時(shí)序 信號(hào)S3)的時(shí)段P1比圖5中的從t10 (第一時(shí)鐘C1)至tl3 (時(shí)序信 號(hào)S3)小Apl的情況。
如圖6中所示，時(shí)鐘信號(hào)CLK被提供給控制電路7的延遲部件7a。 在時(shí)間t10，時(shí)鐘信號(hào)CLK被設(shè)為高狀態(tài)(第一時(shí)鐘C1)。響應(yīng)于此， 經(jīng)過(guò)時(shí)段A21之后，在時(shí)間t21，從延遲電路11-1輸出的時(shí)序信號(hào)Sl 被設(shè)為高狀態(tài)。時(shí)序信號(hào)Sl的高狀態(tài)被傳輸?shù)絾卧嚵泻诵?，并且 由此，進(jìn)行預(yù)定的操作。如上所述，在時(shí)間t21，時(shí)序信號(hào)Sl被設(shè)為高狀態(tài)。響應(yīng)于此，
經(jīng)過(guò)時(shí)段A22之后，在時(shí)間t22，從延遲電路11-2輸出的時(shí)序信號(hào)S2 被設(shè)為高狀態(tài)。時(shí)序信號(hào)S2的高狀態(tài)被傳輸?shù)絾卧嚵泻诵?，并且 由此，進(jìn)行預(yù)定的操作。
如上所述，在時(shí)間t22，時(shí)序信號(hào)S2被設(shè)為高狀態(tài)。響應(yīng)于此， 經(jīng)過(guò)時(shí)段A23之后，在時(shí)間t23，從延遲電路11-3輸出的時(shí)序信號(hào)S3 被設(shè)為高狀態(tài)。時(shí)序信號(hào)S3的高狀態(tài)被傳輸?shù)絾卧嚵泻诵?，并且 由此，進(jìn)行預(yù)定的操作。
作為時(shí)序信號(hào)S3的時(shí)序信號(hào)T被提供給延遲確定部件5a。
在時(shí)間t23，時(shí)序信號(hào)S3(時(shí)序信號(hào)T)被設(shè)為高狀態(tài)。響應(yīng)于此， 經(jīng)過(guò)時(shí)段Aa之后，在時(shí)間ta2，從延遲單元21-1輸出的延遲信號(hào)Tl被 設(shè)為高狀態(tài)。延遲信號(hào)T1的高狀態(tài)被傳輸?shù)芥i存電路22-l。
如上所述，在時(shí)間ta2，延遲信號(hào)Tl被設(shè)為高狀態(tài)。響應(yīng)于此， 經(jīng)過(guò)時(shí)段Ab之后，在時(shí)間tb2，從延遲單元21-2輸出的延遲信號(hào)T2 被設(shè)為高狀態(tài)。延遲信號(hào)T2的高狀態(tài)被傳輸?shù)芥i存電路22-2。
如上所述，在時(shí)間tb2，延遲信號(hào)T2被設(shè)為高狀態(tài)。響應(yīng)于此， 經(jīng)過(guò)時(shí)段Ac之后，在時(shí)間tc2，從延遲單元21-3輸出的延遲信號(hào)T3被 設(shè)為高狀態(tài)。延遲信號(hào)T3的高狀態(tài)被傳輸?shù)芥i存電路22-3。
與延遲信號(hào)Tl至T3的狀態(tài)無(wú)關(guān)，在時(shí)間t100，在第一時(shí)鐘Cl 之后時(shí)鐘信號(hào)CLK被設(shè)為高狀態(tài)(第二時(shí)鐘C2)。響應(yīng)于此，在該時(shí) 間點(diǎn)，所有鎖存電路22-1至22-3鎖存延遲信號(hào)Tl至T3的值。如圖6 中所示，延遲信號(hào)(Tl， T2， T3)在時(shí)間tl00的狀態(tài)是(H， H， L)， 即，(1， 1， 0)。由此，確定電路24將作為延遲信號(hào)(Tl， T2， T3) 的狀態(tài)的(1， 1， 0)輸出到延遲程序電路6a。當(dāng)延遲信號(hào)(Tl， T2， T3)的狀態(tài)是(1， 1， 0)時(shí)，延遲程序 電路6a輸出預(yù)置延遲改變信號(hào)K到延遲部件7a。在延遲部件7a中， 延遲電路11-1至11-3中的每一個(gè)根據(jù)延遲改變信號(hào)K調(diào)整延遲量。在 此情況下，由于延遲部件7a的延遲量是比最優(yōu)值早的值，因此輸出用 于增加延遲部件7a的延遲電路11-1至11-3中的每一個(gè)的延遲量的延 遲改變信號(hào)K。因此，延遲電路11-1至11-3中的每一個(gè)的延遲量被增 加到最優(yōu)量，導(dǎo)致如圖5所示的時(shí)序圖。此外，作為改變之前的延遲 信號(hào)的狀態(tài)，(1， 1， 0)被存儲(chǔ)在延遲程序電路6a中。
在半導(dǎo)體器件l中的制造變化的情況下，如圖6中所示，能夠假 定處于類似比例中的以下關(guān)系A(chǔ)2KM1， A22〈A12和A23〈A13。即， 與最優(yōu)情況相比，時(shí)序信號(hào)S1、 S2、 S3更早地被設(shè)為高狀態(tài)。在此情 況下，如上所述，根據(jù)延遲改變信號(hào)K，延遲電路11-1至11-3中的每
一個(gè)的延遲量能夠被改變?yōu)樽顑?yōu)量。
此外，即使當(dāng)個(gè)別器件中存在制造變化并保持以下關(guān)系△ 21+A22+A23<A11+A12+A13 ， 盡管不是A2KA11, A22<A12并且 A23<A13，但是通過(guò)根據(jù)延遲改變信號(hào)K改變延遲電路11-1至11-3中 的每一個(gè)的延遲量，時(shí)序信號(hào)能夠更接近最優(yōu)量，如上述情況中一樣。
接下來(lái)，參考圖7，將描述與時(shí)序信號(hào)Sl至S3為最優(yōu)的情況相 比，時(shí)序更遲的情況。在圖7中，從t10 (第一時(shí)鐘C1)至t33 (時(shí)序 信號(hào)S3)的時(shí)段P2比圖5中從t10 (第一時(shí)鐘Cl)至tl3 (時(shí)序信號(hào) S3)的時(shí)段大Ap2。如圖7中所示，時(shí)鐘信號(hào)CLK被提供給控制電路7 的延遲部件7a。在時(shí)間t10，時(shí)鐘信號(hào)CLK被設(shè)為高狀態(tài)(第一時(shí)鐘 Cl)。響應(yīng)于此，經(jīng)過(guò)時(shí)段A31之后，在時(shí)間t31，從延遲電路11-1 輸出的時(shí)序信號(hào)Sl被設(shè)為高狀態(tài)。時(shí)序信號(hào)Sl的高狀態(tài)被傳輸?shù)絾?元陣列核心3，并且由此，進(jìn)行預(yù)定的操作。如上所述，在時(shí)間t31，時(shí)序信號(hào)Sl被設(shè)為高狀態(tài)。響應(yīng)于此，
經(jīng)過(guò)時(shí)段A32之后，在時(shí)間t32，從延遲電路11-2輸出的時(shí)序信號(hào)S2 被設(shè)為高狀態(tài)。時(shí)序信號(hào)S2的高狀態(tài)被傳輸?shù)絾卧嚵泻诵?，由此， 進(jìn)行預(yù)定的操作。如上所述，在時(shí)間t32，時(shí)序信號(hào)S2被設(shè)為高狀態(tài)。 響應(yīng)于此，經(jīng)過(guò)時(shí)段A33之后，在時(shí)間t33，從延遲電路11-3輸出的時(shí) 序信號(hào)S3被設(shè)為高狀態(tài)。時(shí)序信號(hào)S3的高狀態(tài)被傳輸?shù)絾卧嚵泻?心3，并且由此，進(jìn)行預(yù)定的操作。
作為時(shí)序信號(hào)S3的時(shí)序信號(hào)T被提供給延遲確定部件5a。在時(shí) 間t33，時(shí)序信號(hào)S3 (時(shí)序信號(hào)T)被設(shè)為高狀態(tài)。響應(yīng)于此，經(jīng)過(guò)時(shí) 段Aa之后，在時(shí)間ta3，從延遲單元21-1輸出的延遲信號(hào)Tl被設(shè)為高 狀態(tài)。延遲信號(hào)T1的高狀態(tài)被傳輸?shù)芥i存電路22-l。
如上所述，在時(shí)間ta3，延遲信號(hào)Tl被設(shè)為高狀態(tài)。響應(yīng)于此， 經(jīng)過(guò)時(shí)段Ab之后，在時(shí)間tb3，從延遲單元21-2輸出的延遲信號(hào)T2 被設(shè)為高狀態(tài)。延遲信號(hào)T2的高狀態(tài)被傳輸?shù)芥i存電路22-2。同樣， 如上所述，在時(shí)間tb3，延遲信號(hào)T2被設(shè)為高狀態(tài)。響應(yīng)于此，經(jīng)過(guò) 時(shí)段Ac之后，在時(shí)間tc3，從延遲單元21-3輸出的延遲信號(hào)T3被設(shè)為 高狀態(tài)。延遲信號(hào)T3的高狀態(tài)被傳輸?shù)芥i存電路22-3。
與延遲信號(hào)Tl至T3的狀態(tài)無(wú)關(guān)，在時(shí)間t100，在第一時(shí)鐘Cl 之后時(shí)鐘信號(hào)CLK被設(shè)為高狀態(tài)(第二時(shí)鐘C2)。響應(yīng)于此，在該時(shí) 間點(diǎn)，所有鎖存電路22-1至22-3鎖存延遲信號(hào)T1至T3的值。如圖7 中所示，延遲信號(hào)(Tl， T2， T3)在時(shí)間U00的狀態(tài)是(L， L， L)， 即，(0， 0， 0)。并且由此，確定電路24將作為延遲信號(hào)(Tl， T2， T3)的狀態(tài)的(0， 0， 0)輸出到延遲程序電路6a。
當(dāng)延遲信號(hào)(Tl， T2， T3)的狀態(tài)是(0， 0， 0)時(shí)，延遲程序 電路6a將預(yù)置的延遲改變信號(hào)K輸出到延遲部件7a。在延遲部件7a 中，延遲電路11-1至11-3中的每一個(gè)基于延遲改變信號(hào)K調(diào)整延遲量。在此情況下，由于延遲部件7a的延遲量大于最優(yōu)量，因此輸出用于減 小延遲部件7a的延遲電路11-1至11-3中的每一個(gè)的延遲量的延遲改 變信號(hào)K。由此，延遲電路11-1至11-3中的每一個(gè)的延遲量被減少到 最優(yōu)量，導(dǎo)致如圖5中所示的時(shí)序圖。此外，作為在改變之前的延遲 信號(hào)的狀態(tài)，(0， 0， 0)被存儲(chǔ)在延遲程序電路6a中。
在半導(dǎo)體器件1中的制造變化的情況下，可以假定處于類似比例 的以下關(guān)系A(chǔ)31〉A(chǔ)11， A32〉A(chǔ)12和A33〉A(chǔ)13。即，與最優(yōu)情況相比， 更遲地將時(shí)序信號(hào)S1、 S2、 S3設(shè)為高狀態(tài)。在此情況下，如上所述， 能夠根據(jù)延遲改變信號(hào)K，將延遲電路11-1至11-3中的每一個(gè)的延遲 量改變?yōu)樽顑?yōu)量。此外，即使當(dāng)個(gè)別器件中存在制造變化并保持以下 關(guān)系A(chǔ)31+A32+A33>A11+A12+A13，盡管不是A31〉A(chǔ)11， A32>A12禾口 A33〉A(chǔ)13時(shí)，通過(guò)根據(jù)延遲改變信號(hào)K，改變延遲電路11-1至11-3中 的每一個(gè)的延遲量，時(shí)序信號(hào)能夠更接近最優(yōu)量，與上述情況中一樣。
如上所述，執(zhí)行根據(jù)本實(shí)施例的半導(dǎo)體器件的時(shí)序調(diào)整方法。
但是，圖5中的時(shí)段P0、圖6中的時(shí)段P1以及圖7中的時(shí)段P2， 每個(gè)是，例如，l個(gè)時(shí)鐘時(shí)段PcLK (從t10 (第一時(shí)鐘C1)至UOO (第 二時(shí)鐘C2)的時(shí)段)的卯％或更大、大多為95%或更大。另一方面， 延遲信號(hào)(Aa+Ab+Ac)的延遲時(shí)段是，例如，時(shí)鐘時(shí)段PCLK的10%或 更小，大部分為5%或更小。因此，與延遲部件7a (延遲電路11-1至 11-3)相比較，延遲確定部件5a (延遲單元21-1至21-3)中的制造變 化可以被忽略。
此外，優(yōu)選地，引起延遲的延遲單元21-1至21-3中的每一個(gè)的元 件彼此相同，更優(yōu)選地，所述元件位于互相靠近的位置。結(jié)果，由于 不必考慮延遲單元21-1至21-3中的制造變化，因此能夠獲得更精確的 評(píng)估。
22此外，引起延遲的延遲電路11-1至11-3和延遲單元21-1至21-3
中的元件形成為具有彼此相同的構(gòu)造。結(jié)果，由于不必考慮延遲電路
11-1至11-3和延遲單元21-1至21-3中的制造變化，因此能夠獲得更 精確的評(píng)估。
在上述實(shí)施例中，當(dāng)延遲信號(hào)(Tl， T2， T3)的狀態(tài)是(0， 0， 0)時(shí)，如圖7中所示，因?yàn)檠舆t量太大，因此延遲量不會(huì)通過(guò)一次調(diào) 整變?yōu)樽顑?yōu)量。在此情況下，當(dāng)延遲信號(hào)(Tl， T2， T3)的狀態(tài)是(0， 0， 0)時(shí)，能夠被設(shè)置為進(jìn)行再調(diào)整。類似地，盡管未示出，當(dāng)延遲 信號(hào)(Tl， T2， T3)的狀態(tài)是(1， 1， 1)時(shí)，由于延遲量太小，因此 延遲量不會(huì)通過(guò)一次調(diào)整變?yōu)樽顑?yōu)量。在此情況下，當(dāng)延遲信號(hào)(Tl， T2， T3)的狀態(tài)是(1， 1， 1)時(shí)，能夠被設(shè)置為進(jìn)行再調(diào)整。
與延遲信號(hào)(Tl， T2， T3)的狀態(tài)是(0， 0， 0)或(1， 1， 1)
的情況一樣，為了處理在評(píng)估時(shí)難以指定延遲量的情況，可以進(jìn)一步 將加延遲單元21的數(shù)目增加，以便于覆蓋制造變化的范圍。圖8示出 了這樣的示例。
圖8是示出根據(jù)本實(shí)施例的延遲確定部件的構(gòu)造的另一示例的框 圖。延遲確定部件5b具有延遲信號(hào)產(chǎn)生部件23a和延遲評(píng)估部件20a。 延遲信號(hào)產(chǎn)生部件23a通過(guò)使用多個(gè)延遲單元21-l至21-m，順序地延 遲從延遲部件7a輸出的最后時(shí)序信號(hào)S，并產(chǎn)生多個(gè)延遲信號(hào)Tl至 Tm。在某一時(shí)間點(diǎn)(例如，第二時(shí)鐘C2)，延遲評(píng)估部件20a分別通 過(guò)鎖存電路22-1至22-m同時(shí)鎖存多個(gè)延遲信號(hào)Tl至Tm，并通過(guò)確 定電路24確定被鎖存的信號(hào)的值。
由于制造變化(例如，Apl， Ap2)導(dǎo)致圖5中所示的時(shí)段P0中 的延遲量(延遲時(shí)間)的變化約為±10%。由此，延遲單元的數(shù)目(m) 和各自的延遲時(shí)間(Al， A2， ...， Am)可以被設(shè)為使得延遲單元21-1 至21-m中的延遲時(shí)間A1至Am的總和(=Al+A2+...+Am)會(huì)等于上述±10%。
在此情況下，由確定電路24掌握(grasp)的延遲信號(hào)(Tl， T2，...， Tm-l， Tm)的延遲狀態(tài)能夠落入(1， 1，…，1， 0)至(1， 0，…，0， 0)的范圍內(nèi)。在此情況下，能夠取決于"1"的行和"0"的行之間的 邊界位置確定延遲量的狀態(tài)。即，能夠在一次評(píng)估中掌握延遲狀態(tài)(延 遲量大/小及其程度)。例如，當(dāng)"1"的數(shù)目基本上等于"0"的數(shù)目 時(shí)，該數(shù)目被假設(shè)為最優(yōu)量。當(dāng)"1"的數(shù)目大于最優(yōu)量時(shí)，延遲量能 夠被認(rèn)為小(延遲路徑短)，并且當(dāng)"0"的數(shù)目大于最優(yōu)量時(shí)，延遲 量能夠被認(rèn)為大(延遲路徑長(zhǎng))。此外，能夠取決于這些情況中的"1" 或"0"的數(shù)目獲得延遲量(與最優(yōu)量相關(guān)的延遲路徑的長(zhǎng)度)。
此時(shí)，當(dāng)多個(gè)延遲狀態(tài)(1， 1，…，1， 0)至(1， 0，…，0， 0) 中的任意一個(gè)被改變(shift)為另一延遲狀態(tài)時(shí)，延遲程序電路6a預(yù) 先存儲(chǔ)表示延遲改變信號(hào)K的數(shù)據(jù)。結(jié)果，延遲部件7a(多個(gè)延遲電 路11)的延遲量能夠通過(guò)由延遲程序電路6a基于通過(guò)一次評(píng)估正確掌 握的延遲狀態(tài)進(jìn)行的一次調(diào)整而改變?yōu)樾枰牧?例如，最優(yōu)量)。 即，能夠使得延遲量極其接近于特定的需要的量，而不是僅落入容許 的范圍內(nèi)。在此情況下，需要的量不必是最優(yōu)量，并且能夠取決于單 元陣列核心3的狀態(tài)而使得大于或小于最優(yōu)量。
此時(shí)，優(yōu)選地，引起延遲量的延遲單元21-1至21-m的元件被形 成為具有相同的構(gòu)造。因此，從多個(gè)延遲狀態(tài)(1， 1， ...， 1， 0)至(1， 0， ...， 0， 0)中的任意一個(gè)到另一延遲狀態(tài)的改變能夠被認(rèn)為是"1" 的數(shù)目(或"0"的數(shù)目)中的兩種延遲狀態(tài)之間的差值。因此，能夠 減小存儲(chǔ)在延遲程序電路6a中的數(shù)據(jù)的量。
應(yīng)當(dāng)注意，延遲電路11(圖4A)僅僅是示例，可以具有其它構(gòu)造， 只要它能夠抑制延遲電路中晶體管的閾值電壓Vth變化和電源電壓 VDD的變化的影響。例如，可以釆用如圖4B中所示的并入電阻元件作為延遲電阻的延遲電路。
圖9是示出根據(jù)本實(shí)施例的延遲電路的另 一示例的電路圖。
在圖9中，與圖4A中相同的組件被分配相同的參考標(biāo)號(hào)。延遲電 路lla與圖4A中的延遲電路11的不同之處在于，與延遲路徑分離地 提供復(fù)位電路。即，參考圖9，延遲電路lla還包括PMOS晶體管MP104、 反相器INV01和NMOS晶體管MN104。 PMOS晶體管MP104具有連 接到電源VDD的源極、連接到電阻部件42-1和MOS電容器MP103 的柵極之間的連接節(jié)點(diǎn)的漏極以及與輸入信號(hào)連接的柵極。反相器 INV01接收輸入信號(hào)并輸出其反轉(zhuǎn)的信號(hào)。NMOS晶體管MN104具有 連接到GND的源極、連接到電阻部件42-2和MOS電容器MN103的 柵極之間的連接節(jié)點(diǎn)的漏極以及連接到反相器INV01的輸出信號(hào)的柵 極。
圖IO是示出根據(jù)本實(shí)施例的延遲電路的再一示例的電路圖。在圖 10中，延遲電路lib包括第一反相器INV1、 PMOS電容器MP203、 NMOS電容器MN203、第二反相器INV2、 PMOS電容器MP204和 NMOS電容器NM204。 PMOS電容器MP203被連接在電阻部件42-1 的一端和電源VDD之間，其中所述電阻部件42-1的另一端被連接到 第一反相器INV1的輸出端。NMOS電容器MN203連接在電阻部件42-1 的一端和接地電源GND之間。PMOS電容器MP203被連接在電阻部 件42-2的一端和電源VDD之間，其中所述電阻部件42-2的另一端被 連接到第二反相器INV2的輸出端。NMOS電容器NM204連接在電阻 部件42-2的一端和接地電源GND之間。
這些延遲電路lla和lib與日本專利No. 3,866,594中描述的延遲 電路除了以下方面之外相同，即不同之處在于電阻部件的電阻值是可 變的(提供電阻部件42-1和42-2以及電阻控制部件41)。由于這些延 遲電路并入有電阻元件作為延遲元件，因此能夠抑制延遲電路中晶體
25管的閾值電壓Vth的變化和電源電壓VDD的變化的影響。
盡管上面結(jié)合本發(fā)明的若干實(shí)施例描述了本發(fā)明，但是本領(lǐng)域的 技術(shù)人員將了解提供那些實(shí)施例僅僅用于說(shuō)明本發(fā)明，并且不應(yīng)該基 于所述實(shí)施例以限制意義理解本申請(qǐng)的權(quán)利要求。
權(quán)利要求
1.一種半導(dǎo)體器件，包括延遲電路，所述延遲電路被構(gòu)造為基于內(nèi)部設(shè)置數(shù)據(jù)延遲輸入信號(hào)，以輸出作為時(shí)序信號(hào)；延遲確定部件，所述延遲確定部件被構(gòu)造為基于多個(gè)延遲信號(hào)確定通過(guò)延遲時(shí)序信號(hào)獲得的多個(gè)延遲信號(hào)中的每一個(gè)的延遲狀態(tài)；以及程序部件，所述程序部件被構(gòu)造為基于延遲狀態(tài)改變內(nèi)部設(shè)置數(shù)據(jù)。
2. 根據(jù)權(quán)利要求l所述的半導(dǎo)體器件，其中所述延遲確定部件包括延遲信號(hào)產(chǎn)生部件，所述延遲信號(hào)產(chǎn)生部件被構(gòu)造為順序地延遲 所述時(shí)序信號(hào)以產(chǎn)生多個(gè)延遲信號(hào)；以及延遲評(píng)估部件，所述延遲評(píng)估部件被構(gòu)造為基于多個(gè)延遲信號(hào)確 定多個(gè)延遲信號(hào)中的每一個(gè)的延遲狀態(tài)。
3. 根據(jù)權(quán)利要求2所述的半導(dǎo)體器件，其中所述延遲信號(hào)產(chǎn)生部 件包括n個(gè)延遲單元，其中n是自然數(shù)，并且所述n個(gè)延遲單元中的第一個(gè)延遲單元延遲時(shí)序信號(hào)以產(chǎn)生第一 延遲信號(hào)，并且所述n個(gè)延遲單元的第i個(gè)延遲單元延遲第(i-l)個(gè)延遲信號(hào)以 產(chǎn)生第i個(gè)延遲信號(hào)，其中i是滿足2^Kn的整數(shù)。
4. 根據(jù)權(quán)利要求3所述的半導(dǎo)體器件，其中所述延遲評(píng)估部件確 定在預(yù)定時(shí)序所述n個(gè)延遲單元中的每一個(gè)的輸出狀態(tài)作為延遲狀態(tài)。
5. 根據(jù)權(quán)利要求3所述的半導(dǎo)體器件，其中在所述n個(gè)延遲單元 當(dāng)中，用于延遲信號(hào)的組件基本上相同。
6. 根據(jù)權(quán)利要求5所述的半導(dǎo)體器件，其中在所述n個(gè)延遲單元 和所述延遲電路當(dāng)中，所述組件基本上相同。
7. 根據(jù)權(quán)利要求1至6的任意一項(xiàng)所述的半導(dǎo)體器件，其中所述 延遲電路包括延遲輸入信號(hào)的電阻器件。
8. 根據(jù)權(quán)利要求1至6的任意一項(xiàng)所述的半導(dǎo)體器件，其中所述 程序部件還基于內(nèi)部設(shè)置數(shù)據(jù)的改變之后實(shí)現(xiàn)的延遲狀態(tài)來(lái)改變內(nèi)部 設(shè)置數(shù)據(jù)，從而時(shí)序信號(hào)接近最優(yōu)信號(hào)。
9. 一種調(diào)整半導(dǎo)體器件的時(shí)序的方法，包括 通過(guò)延遲電路基于內(nèi)部設(shè)置數(shù)據(jù)延遲輸入信號(hào)，以輸出作為時(shí)序信號(hào)；基于多個(gè)延遲信號(hào)確定通過(guò)順序地延遲時(shí)序信號(hào)獲得的多個(gè)延遲 信號(hào)中的每一個(gè)的延遲狀態(tài)；以及基于延遲狀態(tài)改變內(nèi)部設(shè)置數(shù)據(jù)，從而時(shí)序信號(hào)接近最優(yōu)信號(hào)。
10. 根據(jù)權(quán)利要求9所述的方法，其中所述確定包括 通過(guò)順序地延遲時(shí)序信號(hào)，產(chǎn)生多個(gè)延遲信號(hào)；以及 基于多個(gè)延遲信號(hào)，確定多個(gè)延遲信號(hào)中的每一個(gè)的延遲狀態(tài)。
11. 根據(jù)權(quán)利要求IO所述的方法，其中所述產(chǎn)生包括通過(guò)由n個(gè)延遲單元中的第一個(gè)延遲單元延遲時(shí)序信號(hào)，產(chǎn)生第 一延遲信號(hào)，其中n是自然數(shù)；以及通過(guò)由所述n個(gè)延遲單元中的第i個(gè)延遲單元延遲第(i-l)個(gè)延 遲信號(hào)，產(chǎn)生第i個(gè)延遲信號(hào)，其中i是滿足2SSn的整數(shù)。
12. 根據(jù)權(quán)利要求11所述方法，其中所述確定包括 確定在預(yù)定時(shí)序所述n個(gè)延遲單元的輸出中的每一個(gè)的狀態(tài)作為延遲狀態(tài)。
13. 根據(jù)權(quán)利要求11所述的方法，其中所述n個(gè)延遲單元中的每 一個(gè)產(chǎn)生相同時(shí)段的延遲。
14. 根據(jù)權(quán)利要求9至13的任意一項(xiàng)所述的方法，還包括 基于所述改變內(nèi)部設(shè)置數(shù)據(jù)之后實(shí)現(xiàn)的延遲狀態(tài)來(lái)改變內(nèi)部設(shè)置數(shù)據(jù)，從而時(shí)序信號(hào)接近最優(yōu)信號(hào)。
15. —種半導(dǎo)體器件，包括第一電路，所述第一電路被構(gòu)造為根據(jù)輸入信號(hào)產(chǎn)生多個(gè)輸出信號(hào)；以及確定電路，所述確定電路被構(gòu)造為基于預(yù)定時(shí)段期間多個(gè)輸出信 號(hào)的狀態(tài)來(lái)調(diào)整輸入信號(hào)。
全文摘要
本發(fā)明提供一種半導(dǎo)體器件和用于半導(dǎo)體器件的時(shí)序調(diào)整方法。在半導(dǎo)體器件中，延遲電路被構(gòu)造為基于內(nèi)部設(shè)置數(shù)據(jù)延遲輸入信號(hào)以輸出作為時(shí)序信號(hào)。延遲確定部件被構(gòu)造為基于多個(gè)延遲信號(hào)，確定通過(guò)延遲時(shí)序信號(hào)獲得的多個(gè)延遲信號(hào)中的每一個(gè)的延遲狀態(tài)。程序部件被構(gòu)造為基于延遲狀態(tài)改變內(nèi)部設(shè)置數(shù)據(jù)。
文檔編號(hào)H03K19/003GK101557212SQ200910133520
公開(kāi)日2009年10月14日 申請(qǐng)日期2009年4月10日 優(yōu)先權(quán)日2008年4月10日
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